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1、數(shù)字電子技術(shù)課程設(shè)計(jì)中國(guó)石油大學(xué)數(shù)字電子技術(shù)課程設(shè)計(jì)中國(guó)石油大學(xué)第1頁(yè)/共25頁(yè)數(shù)字系統(tǒng)通常由三部分組成:輸入/輸出接口、數(shù)據(jù)處理器和控制器,如圖所示。輸入輸出接口是用來(lái)將模擬量轉(zhuǎn)化為數(shù)字量,或數(shù)字量轉(zhuǎn)化輸入輸出接口是用來(lái)將模擬量轉(zhuǎn)化為數(shù)字量,或數(shù)字量轉(zhuǎn)化為模擬量的模塊。為模擬量的模塊。控制器的作用是控制系統(tǒng)內(nèi)各部分模塊的工作,使它們按一控制器的作用是控制系統(tǒng)內(nèi)各部分模塊的工作,使它們按一定順序進(jìn)行操作。定順序進(jìn)行操作。處理器的作用是完成信息的存儲(chǔ)和加工處理。處理器的作用是完成信息的存儲(chǔ)和加工處理。第2頁(yè)/共25頁(yè)分類(lèi):l自下而上的設(shè)計(jì)方法l自上而下的設(shè)計(jì)方法自下而上的設(shè)計(jì)方法l數(shù)字系統(tǒng)自下而
2、上的設(shè)計(jì)是一種試探法。設(shè)計(jì)者根據(jù)自己的經(jīng)驗(yàn)將規(guī)模大、功能復(fù)雜的數(shù)字系統(tǒng)按邏輯功能劃分成若干子模塊,一直分到這些子模塊可以用經(jīng)典的方法和標(biāo)準(zhǔn)的邏輯功能部件進(jìn)行設(shè)計(jì),最后將整個(gè)系統(tǒng)安裝、調(diào)試達(dá)到設(shè)計(jì)要求。第3頁(yè)/共25頁(yè)自下而上設(shè)計(jì)方法的特點(diǎn):l這種設(shè)計(jì)方法沒(méi)有明顯的規(guī)律可循,主要依靠設(shè)計(jì)者的實(shí)踐經(jīng)驗(yàn)和熟練的設(shè)計(jì)技巧,用逐步試探的方法最后設(shè)計(jì)出一個(gè)完整的數(shù)字系統(tǒng)。l系統(tǒng)的各項(xiàng)性能指標(biāo)只有在系統(tǒng)構(gòu)成后才能分析測(cè)試。如果系統(tǒng)設(shè)計(jì)存在比較大的問(wèn)題,也有可能要重新設(shè)計(jì),使得設(shè)計(jì)周期加長(zhǎng)、資源浪費(fèi)也較大。第4頁(yè)/共25頁(yè)自上而下的設(shè)計(jì)方法l自上而下的設(shè)計(jì)方法是,將整個(gè)系統(tǒng)從邏輯上劃分成控制器和處理器兩大部分
3、。如果控制器和處理器仍比較復(fù)雜,可以在控制器和處理器內(nèi)部多重地進(jìn)行邏輯劃分,然后選用適當(dāng)?shù)钠骷詫?shí)現(xiàn)各子系統(tǒng),最后把它們連接起來(lái),得到所要求的數(shù)字系統(tǒng)。 自上而下的設(shè)計(jì)方法一般要遵循下列幾個(gè)步驟:l明確所要設(shè)計(jì)系統(tǒng)的邏輯功能。l確定系統(tǒng)方案與邏輯劃分,畫(huà)出系統(tǒng)方框圖。l采用某種算法描述系統(tǒng)。l設(shè)計(jì)控制器和處理器,并組合成所需要的數(shù)字系統(tǒng)。第5頁(yè)/共25頁(yè)數(shù)字系統(tǒng)的實(shí)現(xiàn)方法也經(jīng)歷了由分立元件、小規(guī)模、中規(guī)模到大規(guī)模、超大規(guī)模,直至今天的專(zhuān)用集成電路(ASIC)?,F(xiàn)在的ASIC芯片規(guī)模已經(jīng)達(dá)到幾百萬(wàn)個(gè)元件。一個(gè)復(fù)雜的數(shù)字系統(tǒng)只要一片或幾片ASIC即可實(shí)現(xiàn)。 FPGA或CPLD屬于ASIC電路的一類(lèi)
4、。具有現(xiàn)場(chǎng)可編程的特性。用戶(hù)可將所設(shè)計(jì)的電路通過(guò)計(jì)算機(jī)和開(kāi)發(fā)工具,生成關(guān)于陣列連接的信息文件,并將信息文件通過(guò)編程器“編程”到芯片上。如果采用在系統(tǒng)編程器件,不需要編程器,直接將芯片裝在所設(shè)計(jì)的系統(tǒng)或電路板上,通過(guò)編程電纜直接對(duì)其編程或修改。第6頁(yè)/共25頁(yè)4. 數(shù)字系統(tǒng)的設(shè)計(jì)舉例設(shè)計(jì)一個(gè)數(shù)字頻率計(jì),其技術(shù)要求如下: (1)測(cè)量頻率范圍:測(cè)量頻率范圍:1Hz100kHz。 (2)準(zhǔn)確度準(zhǔn)確度 fx/fx 2%。 (3)測(cè)量信號(hào):方波,峰峰值為測(cè)量信號(hào):方波,峰峰值為3V5V。第7頁(yè)/共25頁(yè)fx測(cè)頻方法由量化誤差引起的測(cè)頻誤差太大,為此應(yīng)先測(cè)周期Tx,然后計(jì)算 =1/Tx。第8頁(yè)/共25頁(yè) 控
5、控制制器器 計(jì)計(jì)數(shù)數(shù)模模塊塊 系系統(tǒng)統(tǒng)復(fù)復(fù)位位 標(biāo)標(biāo)準(zhǔn)準(zhǔn)時(shí)時(shí)鐘鐘 COUNT_EN COUNT_CLR LOAD 鎖鎖存存器器 待待測(cè)測(cè)信信號(hào)號(hào) 鎖鎖存存 顯顯示示 第9頁(yè)/共25頁(yè)COUNT_CLR信號(hào)用于在每次測(cè)量開(kāi)始時(shí),對(duì)計(jì)數(shù)模塊復(fù)位,以清除上次測(cè)量的結(jié)果。該復(fù)位信號(hào)高電平有效,持續(xù)半個(gè)時(shí)鐘周期的時(shí)間。 COUNT_EN信號(hào)為計(jì)數(shù)允許信號(hào),高電平有效。在信號(hào)的上升沿開(kāi)始,對(duì)輸入信號(hào)的頻率進(jìn)行測(cè)量。計(jì)數(shù)器開(kāi)始對(duì)被測(cè)信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù),即為信號(hào)的頻率。鎖存器的功能是使顯示的數(shù)據(jù)穩(wěn)定,不會(huì)由于周期性的清零信號(hào)而不斷閃爍。 控控制制器器 計(jì)計(jì)數(shù)數(shù)模模塊塊 系系統(tǒng)統(tǒng)復(fù)復(fù)位位 標(biāo)標(biāo)準(zhǔn)準(zhǔn)時(shí)時(shí)鐘鐘 C
6、OUNT_EN COUNT_CLR LOAD 鎖鎖存存器器 待待測(cè)測(cè)信信號(hào)號(hào) 鎖鎖存存 顯顯示示 第10頁(yè)/共25頁(yè) 控控制制器器 計(jì)計(jì)數(shù)數(shù)轉(zhuǎn)轉(zhuǎn)換換 模模塊塊 系系統(tǒng)統(tǒng)復(fù)復(fù)位位 待待測(cè)測(cè)信信號(hào)號(hào) COUNT_EN COUNT_CLR LOAD 鎖鎖存存器器 標(biāo)標(biāo)準(zhǔn)準(zhǔn)時(shí)時(shí)鐘鐘 鎖鎖存存 顯顯示示 第11頁(yè)/共25頁(yè)第12頁(yè)/共25頁(yè) 清清零零 閘閘 門(mén)門(mén) 顯顯 示示 器器 定定時(shí)時(shí)器器 1 晶晶 體體 振振 蕩蕩 門(mén)門(mén) 控控 4 定定時(shí)時(shí)器器 2 10 10 10 10 10 10 10 鎖鎖存存 被被測(cè)測(cè)方方波波信信號(hào)號(hào) T T TX 1 s 10 s 100 s 1ms 10ms 100ms
7、 1s 10s 譯譯 碼碼 器器 鎖鎖 存存 器器 計(jì)計(jì) 數(shù)數(shù) 器器 第13頁(yè)/共25頁(yè) 閘閘 門(mén)門(mén) 門(mén)門(mén) 控控 10 10 10 計(jì)計(jì)數(shù)數(shù)鎖鎖存存譯譯碼碼 顯顯示示系系統(tǒng)統(tǒng) 時(shí)時(shí) 基基 分分 頻頻 被被 測(cè)測(cè) 方方 波波 信信 號(hào)號(hào) 1TX 10TX 100TX 1000TX 晶晶 振振 1 s 1ms 10 s 100 s TX1 第14頁(yè)/共25頁(yè)三一般PLD器件的開(kāi)發(fā)需要使用集成軟件開(kāi)發(fā)系統(tǒng)。軟件開(kāi)發(fā)系統(tǒng)用兩種方式建立輸入文件。一種是圖形設(shè)計(jì)輸入;另一種是硬件描述語(yǔ)言輸入,或兩種輸入的混合方式。計(jì)算機(jī)對(duì)輸入文件進(jìn)行編譯、綜合、優(yōu)化、適配等操作,最后生成供編程用的數(shù)據(jù)文件,就可編程到芯片中。有標(biāo)準(zhǔn)的HDL語(yǔ)言:ABEL、Verilog和VHDL。用HDL設(shè)計(jì)數(shù)字電路與系統(tǒng),常稱(chēng)為高層次設(shè)計(jì)。 第15頁(yè)/共25頁(yè) 采用原理圖設(shè)計(jì)和硬件描述語(yǔ)言?xún)煞N
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