1、第6章 觸發(fā)器及含觸發(fā)器的PLD6.1 觸發(fā)器概述特點(diǎn)兩個(gè)互補(bǔ)的輸出端Q和 有兩個(gè)穩(wěn)定狀態(tài)?？梢詮囊粋€(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài)。種類(lèi)J-K觸發(fā)器R-S觸發(fā)器D觸發(fā)器T觸發(fā)器 含有觸發(fā)器的邏輯電路稱(chēng)為時(shí)序邏輯電路，其特性結(jié)構(gòu)決定了電路具有如下特征： 電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過(guò)去輸入保持記憶的功能； 電路中包含反饋回路，通過(guò)反饋使電路功能與“時(shí)序”相關(guān)； 電路的輸出由電路當(dāng)時(shí)的輸入情況和狀態(tài)(對(duì)過(guò)去輸入記憶的結(jié)果)共同決定。6.2 RS觸發(fā)器6.2.1 基本RS觸發(fā)器圖6-1 兩種不同邏輯門(mén)組成的基本RS觸發(fā)器6.2.1 基本RS觸發(fā)器表6-1 或非門(mén)組成的基本RS觸發(fā)器的真值表R

2、SQ觸發(fā)器狀態(tài)00110101不變100*不變010*保持置1置0不定RSQ觸發(fā)器狀態(tài)001101011*01不變1*10不變不定置0置1保持表6-2 與非門(mén)組成的RS觸發(fā)器的真值表6.2 RS觸發(fā)器6.2.1 基本RS觸發(fā)器圖6-2 基本RS觸發(fā)器的仿真波形圖(a)或非門(mén)組成的基本RS觸發(fā)器的波形圖 (b)與非門(mén)組成的基本RS觸發(fā)器的波形圖 6.2.2 鐘控RS觸發(fā)器 （a）電路結(jié)構(gòu)（b）邏輯符號(hào)圖6-3 鐘控RS觸發(fā)器G2G1QS CP RG3G4Q QS CP R S R Q Q6.2.2 鐘控RS觸發(fā)器 CPS RQnQn+1功能說(shuō)明00 0101Qn+1 =Qn保持110 00 00

3、101Qn+1 =Qn保持110 10 10100Qn+1 =0置0111 01 00111Qn+1 =1置1111 11 1011*1*不允許表6-3 鐘控RS觸發(fā)器狀態(tài)轉(zhuǎn)換真值表鐘控RS觸發(fā)器的特性方程（6-1）6.2.2 鐘控RS觸發(fā)器 圖6-4 RS觸發(fā)器“空翻”波形圖6.2.3 RS觸發(fā)器的應(yīng)用 （a）圖6-5 開(kāi)關(guān)觸點(diǎn)抖動(dòng)消除電路BVCCQR2R1A S R +5VS 0VRQ 開(kāi)關(guān) 接A 后 開(kāi)關(guān) 離開(kāi) A打 到B 開(kāi)關(guān) 接B 后 開(kāi)關(guān) 離開(kāi) B打 到A 開(kāi)關(guān) 接A 后（b）6.3 D觸發(fā)器6.3.1 電平觸發(fā)型D觸發(fā)器 圖6-6 D觸發(fā)器 （a）電路結(jié)構(gòu) （b）邏輯符號(hào)表6-4

4、 D觸發(fā)器真值表（CP=1時(shí)）（6-2）6.3.1 電平觸發(fā)型D觸發(fā)器 圖6-7 例6-1的電路圖與時(shí)序波形圖【例6-1】電平觸發(fā)型D觸發(fā)器的電路如圖6-7所示，D為輸入信號(hào)，CP為時(shí)鐘信號(hào)，設(shè)初始狀態(tài)為0，確定輸出端Q的波形。解： 在CP=1時(shí)，Q輸出端的信號(hào)總是和D輸入信號(hào)相同；而在CP=0時(shí)，Q的輸出保持原來(lái)的狀態(tài)不變。故Q輸出波形如圖6-7所示。這可以用QuartusII來(lái)驗(yàn)證。6.3.2 邊沿觸發(fā)型D觸發(fā)器 Q D CP 1D C1 D CP 1D C1 （a）上升沿觸發(fā)（b）下降沿觸發(fā)圖6-8 邊沿D觸發(fā)器邏輯符號(hào)Q Q 6.3.2 邊沿觸發(fā)型D觸發(fā)器 Q 圖6-9 74LS74結(jié)

5、構(gòu)圖 圖6-10 7474的內(nèi)部結(jié)構(gòu)帶異步清零端和異步置1端的邊沿D觸6.3.2 邊沿觸發(fā)型D觸發(fā)器 Q 【例6-2】圖6-11中為上升沿觸發(fā)型D觸發(fā)器的輸入信號(hào)和時(shí)鐘脈沖波形，設(shè)觸發(fā)器的初始狀態(tài)為0，確定輸出信號(hào)Q的波形。解： 把握邊沿觸發(fā)型D觸發(fā)器工作特性的關(guān)鍵是，確認(rèn)每個(gè)時(shí)鐘脈沖CP上升沿之后的輸出狀態(tài)等于該上升沿前一瞬間D信號(hào)的狀態(tài)，此狀態(tài)將保持到下一個(gè)時(shí)鐘脈沖CP上升沿到來(lái)時(shí)。由此可畫(huà)出輸出Q的波形如圖6-11所示。圖6-11 例6-2波形圖 Q 【例6-3】圖6-12為邊沿D觸發(fā)器構(gòu)成的電路圖，設(shè)觸發(fā)器的初始狀態(tài)Q1Q0=00，試確定Q0及Q1在時(shí)鐘脈沖作用下的波形（參考圖6-13

6、）。最后用QuartusII的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是EP2C5T144C8。圖6-12 例6-3電路 圖6-13 例6-3波形圖解：由于兩個(gè)D觸發(fā)器的輸入信號(hào)分別為另一個(gè)D觸發(fā)器的輸出，因此在確定它們的輸出端波形時(shí)，應(yīng)分段交替畫(huà)出Q0及Q1的波形（圖6-13）。第1個(gè)CP脈沖到來(lái)時(shí)，初始狀態(tài)Q1Q0=00，D0=1，D1=0，因此Q0=1，Q1=0；第2個(gè)CP脈沖到來(lái)時(shí)，現(xiàn)態(tài)Q1Q0=10，D0=1，D1=1，因此Q0=1，Q1=1； 第3個(gè)CP脈沖到來(lái)時(shí)，現(xiàn)態(tài)Q1Q0=11，D0=0，D1=1，因此Q0=0，Q1=1； 第4個(gè)CP脈沖到來(lái)時(shí)，現(xiàn)態(tài)Q1Q0=01，D0=0，D1=0，因此

7、Q0=0，Q1=0 。6.4 主從觸發(fā)器6.4.1 主從RS觸發(fā)器 Q 圖6-14 主從RS觸發(fā)器從觸發(fā)器主觸發(fā)器SRCPCPQ QS RQ Q Qm QmS RQQSCPR QQ等效6.4.1 主從RS觸發(fā)器 Q 工作原理可簡(jiǎn)述為：（1）CP=1期間：（6-3）（2）CP由1變?yōu)?，即下降沿到來(lái)時(shí)：（6-4）（3）CP=0期間：6.4.2 主從JK觸發(fā)器 Q 圖6-15 主從JK觸發(fā)器（b）主從JK觸發(fā)器的邏輯符號(hào) Q QS RQQQm QmS RQQJCPK（a）主從JK觸發(fā)器內(nèi)部電路J CP K Q QJ K 主 從6.4.2 主從JK觸發(fā)器 Q 表6-5 主從JK觸發(fā)器狀態(tài)轉(zhuǎn)換真值表（

8、CP下降沿時(shí)）（6-5）JKQnQn+1功能00000101保持00110100置011000111置111110110翻轉(zhuǎn)6.4.2 主從JK觸發(fā)器 Q 圖6-16 主從JK觸發(fā)器時(shí)序圖在第1個(gè)CP高電平期間，J1，K0，Qn+1 為1；在第2個(gè)CP高電平期間，J0，K1，Qn+1 置為0；在第3個(gè)CP高電平期間，J1，K1，Qn+1 翻轉(zhuǎn)為1；在第4個(gè)CP高電平期間，J0，K0，Qn+1保持不變.6.4.3 邊沿觸發(fā)型JK觸發(fā)器 Q 圖6-17 下降沿觸發(fā)的JK觸發(fā)器6.4.3 邊沿觸發(fā)型JK觸發(fā)器 Q 圖6-18 下降沿觸發(fā)型JK觸發(fā)器內(nèi)部結(jié)構(gòu) 6.4.3 邊沿觸發(fā)型JK觸發(fā)器 Q 圖6

9、-19 觸發(fā)器74LS73和74LS766.4.3 邊沿觸發(fā)型JK觸發(fā)器 Q 圖6-20 雙上升沿JK觸發(fā)器74LS73的內(nèi)部結(jié)構(gòu)6.4.3 邊沿觸發(fā)型JK觸發(fā)器Q 圖6-21 上升沿JK觸發(fā)器的仿真波形6.4.3 邊沿觸發(fā)型JK觸發(fā)器 Q 圖6-22 例6-4波形圖【例6-4】設(shè)上升沿JK觸發(fā)器的初態(tài)為0，輸入信號(hào)波形如圖6-21所示，試畫(huà)出它的輸出波形。解：（1）以時(shí)鐘CP的上升降沿為基準(zhǔn)，劃分時(shí)間間隔，CP上升沿到來(lái)前為現(xiàn)態(tài)，上升沿到來(lái)后為次態(tài)；（2）每個(gè)時(shí)鐘脈沖上升沿到來(lái)后，根據(jù)觸發(fā)器的特性方程或狀態(tài)轉(zhuǎn)換真值表確定其次態(tài)。輸出波形如圖6-21所示。 Q 圖6-23 例6-5電路圖【例6

10、-5】設(shè)上升沿JK觸發(fā)器電路如圖6-22所示，其初態(tài)為0，輸入信號(hào)波形如圖6-23所示，試畫(huà)出它的輸出波形。解：圖6-24 例6-5仿真波形圖6.4.3 邊沿觸發(fā)型JK觸發(fā)器 Q 圖6-25例6-6邏輯電路圖【例6-6】邊沿JK觸發(fā)器FF0和FF1的連接如圖6-24所示，設(shè)兩個(gè)觸發(fā)器的初始狀態(tài)都是0狀態(tài)，試確定輸出端Q1、Q0的波形，并寫(xiě)出由這些波形所表示的二進(jìn)制序列。最后用QuartusII的時(shí)序仿真器驗(yàn)證，設(shè)目標(biāo)器件是EP2C5T144C8。解：000 1 0 1 0 1 2 1 1 3 0 0 0 1 0 1 0 1 2 1 1 3 0 0 0二進(jìn)制序列二進(jìn)制序列圖6-26 例6-6輸出

11、波形6.4.3 邊沿觸發(fā)型JK觸發(fā)器6.5 不同類(lèi)型觸發(fā)器的相互轉(zhuǎn)換 Q 6.5.1 D觸發(fā)器轉(zhuǎn)換為JK、T和T觸發(fā)器 圖6-27 用D觸發(fā)器構(gòu)成的JK觸發(fā)器1D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器 Q 6.5.1 D觸發(fā)器轉(zhuǎn)換為JK、T和T觸發(fā)器 表6-6 T觸發(fā)器真值表 2T觸發(fā)器和T觸發(fā)器TQn+1功能說(shuō)明01保持翻轉(zhuǎn)Qn+1功能說(shuō)明翻轉(zhuǎn)表6-7 T觸發(fā)器真值表 Q 6.5.1 D觸發(fā)器轉(zhuǎn)換為JK、T和T觸發(fā)器 （a) 用D觸發(fā)器構(gòu)成的T觸發(fā)器 3. D觸發(fā)器轉(zhuǎn)換成T、T觸發(fā)器(b) 用D觸發(fā)器構(gòu)成的T觸發(fā)器圖6-28 T、T觸發(fā)器 Q 6.5.2 JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器圖6-29 JK觸發(fā)器構(gòu)成的

12、D觸發(fā)器6.6 基于D觸發(fā)器的簡(jiǎn)易濾波電路設(shè)計(jì) Q 圖6-30 頻率概念說(shuō)明圖1. 信號(hào)頻率和周期的概念Tt如果t = 1秒，則稱(chēng)此信號(hào)的頻率F = 6 Hz。顯然，頻率與周期的關(guān)系是倒數(shù)關(guān)系：F = 1/T Q 圖6-31 在信號(hào)上升與下降沿含隨機(jī)干擾抖動(dòng)信號(hào)的信號(hào)2. 去抖動(dòng)電路設(shè)計(jì)圖6-32 消抖動(dòng)電路 Q 圖6-33 消抖動(dòng)電路仿真波形3. 時(shí)序仿真圖6-34 設(shè)置時(shí)鐘周期 圖6-35 關(guān)閉分格限制6.7 硬件延時(shí)電路 Q 1. 設(shè)計(jì)一個(gè)庫(kù)元件圖6-36 DFF4四位寄存器電路 圖6-37 將DFF4原理圖電路轉(zhuǎn)換成元件符號(hào) Q 2. 設(shè)計(jì)頂層電路圖6-38 延時(shí)測(cè)試電路 Q 3. 時(shí)

13、序仿真圖6-39 設(shè)置仿真用輸入數(shù)據(jù) Q 3. 時(shí)序仿真圖6-40 設(shè)置遞增型輸入數(shù)據(jù)時(shí)間間隔 Q 3. 時(shí)序仿真圖6-41 設(shè)置仿真信號(hào)數(shù)據(jù)表述格式 Q 3. 時(shí)序仿真圖6-42 圖6-38電路仿真波形 6.8 含觸發(fā)器的PLD結(jié)構(gòu) Q 6.8.1 通用可編程邏輯器件GAL圖6-43 GAL16V8的邏輯圖 Q 6.8.1 通用可編程邏輯器件GAL圖6-44 邏輯宏單元OLMC的邏輯結(jié)構(gòu)圖 Q 6.8.1 通用可編程邏輯器件GAL 圖6-45 寄存器輸出結(jié)構(gòu)1寄存器模式圖6-46 寄存器模式組合雙向輸出結(jié)構(gòu) Q 6.8.1 通用可編程邏輯器件GAL 圖6-47 組合輸出雙向結(jié)構(gòu)2復(fù)合模式圖6

14、-48 復(fù)合型組合輸出結(jié)構(gòu) Q 6.8.1 通用可編程邏輯器件GAL 圖6-50 輸出反饋結(jié)構(gòu) 圖6-51 簡(jiǎn)單模式輸出結(jié)構(gòu) 3簡(jiǎn)單模式圖6-49 反饋輸入結(jié)構(gòu) Q 6.8.2 復(fù)雜可編程邏輯器件CPLD 圖6-52 MAX7000系列的單個(gè)宏單元結(jié)構(gòu) Q 6.8.2 復(fù)雜可編程邏輯器件CPLD 圖6-53 MAX7128S的結(jié)構(gòu)1邏輯陣列塊LAB Q 6.8.2 復(fù)雜可編程邏輯器件CPLD 2宏單元宏單元邏輯陣列乘積項(xiàng)選擇矩陣可編程寄存器全局時(shí)鐘信號(hào)。全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。 Q 6.8.2 復(fù)雜可編程邏輯器件CPLD 3擴(kuò)展乘積項(xiàng)擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng)并

15、聯(lián)擴(kuò)展項(xiàng)圖6-54 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 圖6-55 并聯(lián)擴(kuò)展項(xiàng)饋送方式 Q 6.8.2 復(fù)雜可編程邏輯器件CPLD 4可編程連線陣列(PIA) 不同的LAB通過(guò)在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。這個(gè)全局總線是一種可編程的通道，可以把器件中任何信號(hào)連接到其目的地。5I/O控制塊 I/O控制塊允許每個(gè)I/O引腳單獨(dú)被配置為輸入、輸出和雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器，它的控制端信號(hào)來(lái)自一個(gè)多路選擇器，可以選擇用全局輸出使能信號(hào)其中之一進(jìn)行控制，或者直接連到地(GND)或電源(VCC)上。 Q 6.8.3 現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 1. 查找表邏輯結(jié)構(gòu)圖6-5

16、6 FPGA查找表單元圖6-57 FPGA查找表單元內(nèi)部結(jié)構(gòu) Q 6.8.3 現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 6.8 含觸發(fā)器的PLD結(jié)構(gòu)2. Cyclone系列器件的基本結(jié)構(gòu)圖6-58 Cyclone LE結(jié)構(gòu)圖 Q 3. Cyclone的LE的工作模式圖6-59 Cyclone LE普通模式 Q 3. Cyclone的LE的工作模式圖6-60 Cyclone LE動(dòng)態(tài)算術(shù)模式 Q 4. Cyclone的LAB模塊圖6-61 Cyclone LAB結(jié)構(gòu) Q 圖6-62 LAB陣列4. Cyclone的LAB模塊5. Cyclone中的嵌入式模塊 Q 實(shí) 驗(yàn)6-1基于D觸發(fā)器的機(jī)械鍵去抖動(dòng)電路設(shè)計(jì)

17、按照6.6節(jié)的流程，首先驗(yàn)證所有設(shè)計(jì)和仿真結(jié)論。然后將此設(shè)計(jì)使用到一個(gè)機(jī)械按鍵上。此鍵可以是實(shí)驗(yàn)系統(tǒng)上一個(gè)未消抖動(dòng)的鍵。要求按此鍵后，F(xiàn)PGA能收到一個(gè)沒(méi)有任何抖動(dòng)或干擾脈沖的鍵脈沖信號(hào)。為了證明這個(gè)去抖動(dòng)電路的可行性，可以利用附錄2介紹的實(shí)驗(yàn)系統(tǒng)上配置的計(jì)數(shù)器。如果一個(gè)鍵沒(méi)有加去抖動(dòng)處理，接入計(jì)數(shù)器后，可以從液晶屏上看見(jiàn)，每按一次鍵后的計(jì)數(shù)值將遠(yuǎn)大于1，而當(dāng)鍵的輸出通過(guò)FPGA中已設(shè)計(jì)好的去抖動(dòng)電路后，每按一次鍵，計(jì)數(shù)器計(jì)數(shù)只顯示加1，這表明去抖動(dòng)電路工作正常。當(dāng)然也可以設(shè)計(jì)其它方法來(lái)證實(shí)去抖動(dòng)的有效性。創(chuàng)建工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形作說(shuō)明，引腳鎖定編譯、編

18、程下載于FPGA中，在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告。 Q 實(shí) 驗(yàn)6-2設(shè)計(jì)一個(gè)能將信號(hào)延時(shí)800ns的延時(shí)電路 按照6.7節(jié)的設(shè)計(jì)原理和流程，設(shè)計(jì)一個(gè)8通道延時(shí)電路，要求能將信號(hào)延時(shí)800ns。給出設(shè)計(jì)電路，計(jì)算工作時(shí)鐘的頻率。創(chuàng)建工程，繪制電路圖，全程編譯，對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，根據(jù)仿真波形作說(shuō)明，引腳鎖定編譯，編程下載于FPGA中，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告。若要實(shí)測(cè)延時(shí)800ns，可以利用附錄2介紹的實(shí)驗(yàn)系統(tǒng)上配置的脈寬測(cè)試功能來(lái)測(cè)定。 Q 實(shí) 驗(yàn)6-3. 由RS觸發(fā)器構(gòu)成的多路搶答器設(shè)計(jì) 根據(jù)第6.2.3節(jié)的消除抖動(dòng)開(kāi)關(guān)的工作原理，用基本R-S觸發(fā)器設(shè)計(jì)一個(gè)三路搶

19、答器。使用的器件主要有：74LS00一片，雙-四輸入與非門(mén)74LS20兩片，按鍵式開(kāi)關(guān)4個(gè)，指示燈（發(fā)光二極管）3只510 電阻3個(gè)，1 k電阻4個(gè)。搶答器的電路如圖E6-3所示，圖中的每個(gè)RS觸發(fā)器都由兩個(gè)與非門(mén)構(gòu)成。例如與非門(mén)4、5連接構(gòu)成的RS觸發(fā)器既有接收功能同時(shí)又具有保持功能，S為手動(dòng)清零控制開(kāi)關(guān)，S1S3為搶答按鈕開(kāi)關(guān)。 首先標(biāo)出圖E6-3中各集成電路輸入、輸出端的引腳編號(hào)，然后按照電路圖連線，在實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)硬件驗(yàn)證，包括搶答功能、清零功能、互鎖功能的驗(yàn)證。最后完成實(shí)驗(yàn)報(bào)告，報(bào)告中要求分析RS觸發(fā)器如何實(shí)現(xiàn)接收、保持、輸出信號(hào)功能，說(shuō)明搶答器的工作原理，當(dāng)搶答成功后各路信號(hào)之間是

20、如何實(shí)現(xiàn)互鎖功能。思考題1. 由雙輸入與非門(mén)構(gòu)成的保持電路，其輸出狀態(tài)都與哪些因素有關(guān)? 試寫(xiě)出功能表。思考題2. 若改成六路搶答器，電路將做哪些改動(dòng)? 思考題3. 能否增加其他功能，使搶答器更加實(shí)用。 Q 實(shí) 驗(yàn)圖E6-3 搶答器電路圖 Q 實(shí) 驗(yàn)6-4驗(yàn)證集成觸發(fā)器的邏輯功能及相互轉(zhuǎn)換的方法測(cè)試內(nèi)容：(1) 選用TTL器件雙D觸發(fā)器74LS74，其結(jié)構(gòu)圖見(jiàn)圖6-10。將D觸發(fā)器的D、CLK、CLRN、PRN端分別接SW1SW4，輸出端Q接LED顯示。驗(yàn)證D觸發(fā)器的置位功能、復(fù)位功能、同步觸發(fā)功能。(2) 選用TTL器件雙JK觸發(fā)器74LS76，其結(jié)構(gòu)圖見(jiàn)圖6-19。將JK觸發(fā)器的J、K、CLRN、PRN端分別接SW1SW4，輸出端Q接LED顯示。驗(yàn)證JK觸發(fā)器的置位、復(fù)位、保持和翻轉(zhuǎn)功能。(3) 參照?qǐng)D6-29，將JK觸發(fā)器轉(zhuǎn)換成D觸發(fā)器，并驗(yàn)證其功能。(4) 參照?qǐng)D6-26，將D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器，并驗(yàn)證其功能。(5) 參照?qǐng)D6-27和圖6-27，將D觸發(fā)器分別轉(zhuǎn)換