1、WANG Xu-ying, LU Ying-hua, ZHANG Li-kun基于FPGA的高速實時數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn)CLC number TP335 Document A Article ID 1005-8885 (2006) 04-0061-06摘要：計算機工作的時候，電磁輻射會導致信息在被恢復時泄漏。本文提出了一種基于外部控制器接口（PCI）總線和現(xiàn)場可編程門陣列（FPGA）采樣視頻信號引起的電磁輻射的高速實時數(shù)據(jù)采集系統(tǒng)。詳細介紹了各模塊的硬件電路設計和控制流程。利用使用兩個數(shù)據(jù)轉(zhuǎn)換器并聯(lián)運行來提高系統(tǒng)整體采樣速率的時間交織，采樣率可達64Mbps，系統(tǒng)傳輸速度可達128Mb/s

2、。關鍵詞：高速數(shù)據(jù)采集，F(xiàn)PGA，PCI總線, 超高速集成電路,硬件描述語言(VHDL),模數(shù)轉(zhuǎn)換器(ADC)1 介紹當一個電子設備，特別是視頻顯示單元，工作的時候，會產(chǎn)生電磁輻射，并能引起電磁泄漏。當電磁輻射能夠被識別，可用的信息就可以被恢復。這將導致信息泄漏。首先，電磁輻射通過寬帶天線被接收到。然后，通過同步，被轉(zhuǎn)化為數(shù)字形式的低通濾波，即ADC1。最后，從電磁輻射恢復的信息可以從通過軟件方法，相位鎖定，相關濾波識別與重建的數(shù)字信息獲得。在這篇文章中，該數(shù)據(jù)采集系統(tǒng)采集視頻信號的電磁輻射并轉(zhuǎn)換成數(shù)字形式。根據(jù)乃奎斯特定理，通過數(shù)字化過程正確采樣一個正弦波，至少每個周期需要兩個數(shù)據(jù)點。在這篇

3、文章中，視頻模式是640480 75Hz，像素時鐘頻率fp= 1.388rmn = 1.38875640480 = 32（MHz）。因此，采樣率必須為64MHz。通常，一個高速數(shù)據(jù)采集系統(tǒng)的作用是使用直接存儲器存?。―MA）機制接受和傳遞數(shù)據(jù)的輸入字節(jié)流到主機內(nèi)存。 中國郵電高校學報 2006 近年來，隨著FPGA2和PCI3-4的快速發(fā)展，通過提供一個帶有后備的通用硬件和主機接口，使去除對特殊目的硬件的需求成為可能。特定應用的多種功能，可以通過簡單的重新編程數(shù)據(jù)采集卡5-8上的FPGA實現(xiàn)。本文介紹了采用Altera公司的Cyclone器件和Plx PCI9052的數(shù)據(jù)采集系統(tǒng)。本文的其余部

4、分安排如下：第2節(jié)給出了系統(tǒng)設計的一個簡短的描述。第3部分介紹了被用于在印刷電路板設計的電磁兼容（EMC）技術(shù)。最后，得出結(jié)論。2 數(shù)據(jù)采集系統(tǒng)的簡要設計2.1 系統(tǒng)框圖本設計基于Altera公司的Cyclone FPGA EPlC6，系統(tǒng)的整體框圖如圖1所示。系統(tǒng)運行于32位，32MHz的PCI總線，并有兩個板上支持的32MB同步動態(tài)隨機存取內(nèi)存（SDRAM），用于存儲中間結(jié)果。數(shù)據(jù)采集工作如下：首先，上電初始化和配置PCI9052, FPGA, SDRAM。其次，啟動模數(shù)轉(zhuǎn)換器，兩個模數(shù)轉(zhuǎn)換器的采樣數(shù)據(jù)被同步并存儲到FPGA內(nèi)部的到雙端口隨機存取存儲器（RAM）上，由此數(shù)據(jù)帶寬在FPGA內(nèi)

5、部從10位轉(zhuǎn)換為32位。然后采樣后的數(shù)據(jù)存被存儲到SDRAM。最后，32位數(shù)據(jù)從SDRAM被讀取并寫入到FPGA，并且通過PCI局部總線轉(zhuǎn)移到主機。下面的部分詳細闡述了系統(tǒng)的邏輯設計。圖1 數(shù)據(jù)采集系統(tǒng)的框圖2.2 A/D轉(zhuǎn)換在這個系統(tǒng)當中，模擬信號是一個由視頻顯示單元引起的電磁輻射的電場。根據(jù)視頻模式（640 x480 75 Hz）和乃奎斯特定理，采樣率必須為64MHz，采樣值的精度必須為-30分貝。但是，模數(shù)轉(zhuǎn)換器的分辨率越大，其轉(zhuǎn)換效率越低。為了解決這個問題，本文提出了一種使用兩個并聯(lián)Maxim MAX1446時間交織模數(shù)轉(zhuǎn)換器（參見圖2）。多個時間交織模數(shù)轉(zhuǎn)換器是一個眾所周知的用于增加

6、最大采樣率的技術(shù)。不幸的是，時間交織模數(shù)轉(zhuǎn)換器的性能對偏移和增益不匹配，以及交錯通道之間的采樣時間誤差敏感。本文提出了一種進行放大和單端差分轉(zhuǎn)換的電路（參見圖3），并使用來自FPGA內(nèi)部鎖相環(huán)（PLL）的時鐘來避免偏移，增益，和通道之間的采樣時間誤差。圖2 的時間交織模數(shù)轉(zhuǎn)換器時序圖圖3 單端差分放大電路2.3 采樣數(shù)據(jù)的傳輸和緩存從兩個模數(shù)轉(zhuǎn)換器采樣的數(shù)據(jù)可以直接通過PCI局部總線直接傳輸?shù)街鳈C，但是根據(jù)視頻模式，數(shù)據(jù)的傳輸速度必須大于64MHz2B = 128Mb/s。事實上，PCI總線的傳輸速度幾乎不可能達到峰值（132Mb/s）。此外，為保持向后兼容性，兩個Hynix SDRAM HY

7、57V561620B(L)T被作為一個緩沖區(qū)來存儲采樣數(shù)據(jù)，以克服數(shù)據(jù)傳輸瓶頸。PCI 9052是符合PCI規(guī)范V2.1。PCI 9052可以進行編程，直接連接到多路復用或非復用的8位，16 位，或32位局部總線。PCI 9052包含一個讀寫FIFO來速度匹配寬32位寬，33 MHz的PCI總線到可能更窄或更慢的局部總線。支持高達五個局部地址空間和四芯片選擇。在本設計中的局部總線的突發(fā)長度為八位。局部總線工作在32位，32MHz，3個局部地址空間，和2個芯片選擇。2.4 FPGA邏輯設計在本文中，應用相關的控制功能以及SDRAM，ADC，和PCI接口都是通過FPGA的邏輯處理。FPGA整體的邏

8、輯設計，如圖4所示。整體的邏輯設計包括時鐘模塊，SDRAM讀寫模塊，SDRAM控制器模塊。圖4 邏輯設計在FPGA2.4.1時鐘模塊Cyclone FPGA EP1C6提供了一個全局時鐘網(wǎng)絡和兩個鎖相環(huán)的一個完整的時鐘管理解決方案。Cyclone鎖相環(huán)提供帶有時鐘乘法和除法，可編程相移，可編程工作周期，以及支持差分I/O輸出的全局時鐘。設計人員可以使用Quartus II自動地設置的相移和周期以及減少外部時鐘的輸出抖動。由于時間交織模數(shù)轉(zhuǎn)換器的性能對交錯通道之間的偏移和增益不匹配敏感，作為系統(tǒng)時鐘的信號應具備的最低的相位抖動和噪聲。在這篇文章中，時鐘模塊利用鎖相環(huán)和驅(qū)動全局時鐘網(wǎng)絡來提高系統(tǒng)性

9、能。圖5顯示了時鐘模塊使用VHDL編程的Quartus II軟件的框圖。圖5 時鐘模塊系統(tǒng)框圖inclk0為輸入時鐘，頻率為32 MHz，作為模數(shù)轉(zhuǎn)換器驅(qū)動的時鐘使用。c0和c1用作倍頻，相位相反。e0為3倍頻，96MHz的頻率，作為SDRAM驅(qū)動時鐘。2.4.2 SDRAM讀寫模塊SDRAM讀寫模塊包括三個主要模塊，SDRAM寫模塊，SDRAM讀模塊，SDRAM設備初始化和SDRAM讀寫命令模塊。SDRAM的讀寫模塊是頂層模塊，將整體設計連接在一起。SDRAM寫模塊接收來自兩個模數(shù)轉(zhuǎn)換器的采樣數(shù)據(jù)，然后將其轉(zhuǎn)換為32位，并等待來自SDRAM設備初始化和SDRAM讀寫命令模塊的寫SDRAM命令

10、，完成SDRAM的寫入。SDRAM讀模塊等待來自SDRAM設備初始化和SDRAM讀寫命令模塊的讀SDRAM命令，完成SDRAM的讀取，并將采樣數(shù)據(jù)通過PCI局部總線傳輸?shù)街鳈C。SDRAM設備初始化和SDRAM讀寫命令模塊產(chǎn)生初始化命令和配置寄存器命令到SDRAM控制器，使兩個模數(shù)轉(zhuǎn)換器的采樣數(shù)據(jù)，向SDRAM讀模塊產(chǎn)生讀SDRAM命令，向SDRAM寫模塊產(chǎn)生寫SDRAM命令并提供了SDRAM地址總線。在FPGA上實現(xiàn)，整體設計占用邏輯元件5%，一個PLL和嵌入式存儲器80%。SDRAM讀寫模塊的頂層系統(tǒng)框圖，利用Quartus II軟件VHDL得到，如圖6所示。圖6 SDRAM讀寫模塊框圖SD

11、RAM讀模塊和SDRAM寫模塊均包擴頁地址發(fā)生器和雙端口RAM。Cyclone FPGA EP1C6提供20塊M4K嵌入式RAM。M4K模塊支持雙端口存儲器。Quartus II軟件通過結(jié)合多個4K內(nèi)存塊自動實現(xiàn)更大的內(nèi)存。該頁地址發(fā)生器可以通過使用Quartus II軟件VHDL得到。頁地址發(fā)生器的VHDL代碼如下所示：process(wclk,wen) -RAM written processbeginif (wen = 1) thenif wclkevent and wclk = 1thenif (wtmp=“1111111111”) thenwtmp = “0000000000”;el

12、sewtmp =wtmp + 1; -wtmp is value of writeaddressend if;else null;end if;else null;end if;if( (“0000000000” = wtmp and wtmp = “0111111111”) or(“0000000000” = rtmp and rtmp = “0111111111”) )thenpage = 0;else page = 1;end if;if(wtmp =“0111111111” or wtmp =“1111111111”)thenpage_full = 1;else page_full =

13、 0;end if;end process;process(rclk,en) - RAM read processbeginif (en = 1) then- if(page = 0)then rtmp = 0if ( rclkevent and rclk =1)thenif (rtmp =“1111111111”) then rtmp =“0000000000”elsertmp = rtmp + 1;end if;else null;end if;else null;end if;if(rtmp = “0111111111” or rtmp = “1111111111”)thenempty

14、= 1 ;else empty = 0;end if;end process;2.4.3 SDRAM控制器模塊SDRAM是帶有一個同步接口的高速動態(tài)隨機存取存儲器（DRAM）。SDRAM的同步接口和完全流水線化的內(nèi)部架構(gòu)，如果有效利用，可以允許非?？焖俚臄?shù)據(jù)速率。SDRAM是由RASN，CASN和WEN信號組合形成的總線控制命令控制的。SDRAM堆棧必須在一定地址范圍可被寫入或讀取之前打開。訪問SDRAM的主要命令為讀取（RD）和寫入（WR）。當發(fā)出WR命令，初始列地址和數(shù)據(jù)字被寄存。當發(fā)出RD命令，初始地址被寄存。初始數(shù)據(jù)在1-3個始終后出現(xiàn)在數(shù)據(jù)總線上。自動刷新指令周期性地產(chǎn)生以確保數(shù)據(jù)保

15、持。這些功能由SDRAM控制器進行。SDRAM控制器由四個主要模塊組成，SDRAM控制器，控制接口，命令，和數(shù)據(jù)路徑模塊。該控制接口模塊從SDRAM設備初始化和SDRAM讀寫命令模塊接收命令及相關的存儲器地址，解碼指令，并向控制模塊傳送請求?？刂颇K從控制接口模塊接收命令和地址，并產(chǎn)生適當?shù)拿畹絊DRAM。數(shù)據(jù)路徑模塊在讀寫命令期間處理數(shù)據(jù)路徑操作。SDRAM控制器的框圖如圖7所示。圖7 SDRAM控制器模塊框SDRAM控制器模塊的設計采用有限狀態(tài)機（FSM）。SDRAM控制器模塊的有限狀態(tài)機如圖8所示。SDRAM控制器模塊使用Quartus II軟件VHDL得到。圖8 SDRAM控制器的有

16、限狀態(tài)機3 EMC在印刷電路板的設計高速實時數(shù)據(jù)采集系統(tǒng)的電路由模擬電路和數(shù)字電路組成。當高速實時數(shù)據(jù)采集系統(tǒng)工作時，電磁輻射就會產(chǎn)生，可引起的電磁干擾（EMI），降低系統(tǒng)性能。在這篇文章中，下面的EMC技術(shù)被應用于印刷電路板（PCB）的設計，以減少系統(tǒng)的EMI9。1）地與電源層分離布置的四層板產(chǎn)生最高水平的信號完整性。信號線在頂層和底層布線，它們是垂直的，用以避免互相感應引起的電磁干擾。2）地與電源層分離布置，用以匹配模擬地和數(shù)字地的物理位置，以及模擬電源和數(shù)字電源。分離的數(shù)字電源層被布置，用以匹配5V和-5V（PCI電源提供管腳），3.3V（FPGA，SDRAM和模數(shù)轉(zhuǎn)換器電源提供管腳），

17、1.5V（FPGA電源提供管腳）的物理位置。兩個地層被連接在一個點，這樣嘈雜的數(shù)字地電流不能干擾模擬地層。高速數(shù)字信號線被布置在遠離敏感的模擬線路，如模數(shù)轉(zhuǎn)換器的參考輸入，內(nèi)部參考電壓輸出，等等。3）所有的旁路電容器，其中，采用表面貼裝元件的，要設置在盡可能靠近器件的位置，最好是在同一側(cè)有最小電感的模數(shù)轉(zhuǎn)換器。遵循同樣的規(guī)則來繞過數(shù)字電源數(shù)字地。4）布置所有的并行信號線滿足3W規(guī)則，并且這兩個信號線之間的距離的寬度是信號線的三倍。時鐘線路被布置得遠離敏感的模擬線路，由于被保護線路，它屏蔽敏感線路電磁干擾。4 結(jié)論本文提出了一種基于PCI總線和FPGA采樣視頻信號引起的電磁輻射的高速實時數(shù)據(jù)采集

18、系統(tǒng)。對于超高速的應用，時間交織通過運行兩個并聯(lián)的模數(shù)轉(zhuǎn)換器，增加了系統(tǒng)的整體采樣速度。在這個系統(tǒng)中FPGA中起著重要的作用，相關應用控制功能以及SDRAM，ADC，與PCI接口，均由FPGA邏輯處理。系統(tǒng)進行了測試，采樣率可達64 Mbps和系統(tǒng)傳輸速度可達128 Mb/s。這個系統(tǒng)能連續(xù)工作20分鐘。致謝：這項工作是由中國國家自然科學基金資助的項目（6033l01060271018）。參考文獻：1. Zhang Hong-xin, Lu Ying-hua, Qiu Yu-chun, et al. The study of the recognizability of electro- ma

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