1、基于FPGA的高速高精度頻率測(cè)量的研究作者：包明趙 文章來(lái)源：?jiǎn)纹瑱C(jī)與嵌入式系統(tǒng)應(yīng)用點(diǎn)擊數(shù)：35更新時(shí)間：2007-2-11作者：包明趙明富郭建華 來(lái)源：?jiǎn)纹瑱C(jī)及嵌入式系統(tǒng)應(yīng)用摘要：以FPGA為核心的高速高精度的頻率測(cè)量，不同于常用測(cè)頻法和測(cè)周期法。本文介紹的測(cè)頻方法， 不僅消除了直接測(cè)頻方法中對(duì)測(cè)量頻率需要采用分段測(cè)試的局際，而且在整個(gè)測(cè)試頻段內(nèi)能夠保持高精度 不變。又由于采用FPGA芯片來(lái)實(shí)現(xiàn)頻率測(cè)量，因而具有高集成度、高速和高可靠性的特點(diǎn)。關(guān)鍵詞：頻率測(cè)量FPGA高精度引言在電子測(cè)量技術(shù)中，測(cè)頻是最基本的測(cè)量之一。常用的直接測(cè)頻方法在實(shí)用中有較大的局限性，其測(cè)量精 度隨著被測(cè)信號(hào)頻率的下

2、降而降低，并且對(duì)被測(cè)信號(hào)的計(jì)數(shù)要產(chǎn)生1個(gè)數(shù)字誤差。采用等精度頻率測(cè)量 方法具有測(cè)量精度，測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化；并且結(jié)合現(xiàn)場(chǎng)可編程門(mén)陣列FPGA (Field Programmable Gate Array )具有集成度高、高速和高可靠性的特點(diǎn)，使頻率的測(cè)頻范圍可達(dá)到 0.1Hz100MHz，測(cè)頻全域相對(duì)誤差恒為1/1 000 000，1測(cè)頻原理及誤差分析常用的直接測(cè)頻方法主要有測(cè)頻法和測(cè)周期法兩種。測(cè)頻法就是在確定的閘門(mén)時(shí)間Tw內(nèi)，記錄被測(cè)信號(hào)的 變化周期數(shù)(或 脈沖個(gè)數(shù))Nx，則被測(cè)信號(hào)的頻率為：fx=Nx/Tw。測(cè)周期法需要有標(biāo)準(zhǔn)信號(hào)的頻率fs， 在待測(cè)信號(hào)的一個(gè)周期

3、Tx內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)Ns，則被測(cè)信號(hào)的頻率為：fx=fs/Ns。這兩種方法 的計(jì)數(shù)值會(huì)產(chǎn)生1個(gè)字誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Nx或Ns有關(guān)。為了保證測(cè)試精度， 一般對(duì)于低頻信號(hào)采用測(cè)周期法；對(duì)于高頻信號(hào)采用測(cè)頻法，因此測(cè)試時(shí)很不方便，所以人門(mén)提出等精度 測(cè)頻方法。等精度測(cè)頻方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。它的閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)周期 的整數(shù)倍，即與被測(cè)信號(hào)同步，因此，測(cè)除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生1個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè) 試頻段的等精度測(cè)量。其測(cè)頻原理如圖1所示。在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門(mén)開(kāi)啟信號(hào)（預(yù)置閘門(mén)

4、上 升沿），此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)，計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。然后預(yù) 置閘門(mén)關(guān)閉信號(hào)（下降沿）到時(shí)，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束計(jì) 數(shù)，完成一次測(cè)量過(guò)程。可以看出，實(shí)際閘門(mén)時(shí)間T與預(yù)置閘門(mén)時(shí)間T 1并不嚴(yán)格相等，但差值不超過(guò)被 測(cè)信號(hào)的一個(gè)周期。設(shè)在一次實(shí)際閘門(mén)時(shí)間T中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns。標(biāo)準(zhǔn)信號(hào)的頻率 為fs，則被測(cè)信號(hào)的頻率為f上由式（1）可知，若忽略標(biāo)頻fs的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差為6 =（|fxc-fx|/fxe）X100% （2）其中fxe為被測(cè)信號(hào)頻率的準(zhǔn)確值。在測(cè)量中，

5、由于fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升測(cè)觸發(fā)的，在閘門(mén)時(shí)間T內(nèi)對(duì)fx的計(jì)數(shù)Nx無(wú)誤 差（T =NxTx）；對(duì)fs的計(jì)數(shù)Ns最多相差一個(gè)數(shù)的誤差，即 Ns|W1,其測(cè)量頻率為fxe=Nx/（Ns+A Ns）/fs （3）將式（1）和（3）代入式（2），并整理得：6 = Ns|/NsW1/Ns=1/（t fs）由上式可以看出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)， 即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。閘門(mén)時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。標(biāo)準(zhǔn)頻率 可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測(cè)量精度不變的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率，可 使閘門(mén)時(shí)

6、間縮短，即提高測(cè)試速度。表1所列為標(biāo)頻在10MHz時(shí)閘門(mén)時(shí)間與最大允許誤差的對(duì)應(yīng)關(guān)系。表1閘門(mén)時(shí)間與精度的關(guān)系閘門(mén)時(shí)間/s精度0.0110 -50.110 -6110 -7等精度測(cè)頻的實(shí)現(xiàn)方法可簡(jiǎn)化為圖2所示的框圖。CNT1和CNT2是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率（fs）信號(hào) 從CNT1的時(shí)鐘輸入端CLK輸入；經(jīng)整形后的被測(cè)信號(hào)（fx）從CNT2的時(shí)鐘輸入端CLK輸入。每個(gè)計(jì)數(shù)器 中的CEN輸入端為時(shí)鐘使能端控制時(shí)鐘輸入。當(dāng)預(yù)置門(mén)信號(hào)為高電平（預(yù)置時(shí)間開(kāi)始）時(shí)，被測(cè)信號(hào)的上 升沿通過(guò)D觸發(fā)器的輸出端，同時(shí)啟動(dòng)兩個(gè)計(jì)數(shù)器計(jì)數(shù)；同樣，當(dāng)預(yù)置門(mén)信號(hào)為低電平（預(yù)置時(shí)間結(jié)束）時(shí)， 被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)

7、器的輸出端，同時(shí)關(guān)閉計(jì)數(shù)器的計(jì)數(shù)。2硬件設(shè)計(jì)在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率 和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無(wú)法滿足高速、高精度的測(cè)頻要求。采用高集成度、高速的現(xiàn)場(chǎng) 可編程門(mén)陣列FPGA為實(shí)現(xiàn)高速，高精度的測(cè)頻提供了保證。FPGA是20世紀(jì)90年代發(fā)展起來(lái)的大規(guī)模可編程邏輯器件，隨著EDA （電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技 術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的 應(yīng)用前景；并且FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片 上系統(tǒng)，從而大

8、大縮小其體積。整個(gè)測(cè)頻系統(tǒng)分為多個(gè)功能模塊，如信號(hào)同步輸入、控制部件、分頻和計(jì)數(shù)部件、定時(shí)、脈沖寬度測(cè)量、 數(shù)碼顯示、放大整形和標(biāo)頻信號(hào)等模塊。除數(shù)碼管、放大整形和標(biāo)頻信號(hào)外，其它模塊可集成于FPGA芯 片中，并且各邏輯模塊用硬件描述語(yǔ)言HDL來(lái)描述其功能，如用VHDL或AHDL來(lái)對(duì)各功能模塊進(jìn)行邏輯描 述。然后通過(guò)EDA開(kāi)發(fā)平臺(tái)，對(duì)設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、 邏輯仿真，最后對(duì)FPGA芯片進(jìn)行編程，以實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。圖3所示為測(cè)頻主系統(tǒng)框圖。一片F(xiàn)PGA（EPF10K10LC84）可完成各種測(cè)試功能，可利用單片機(jī)完成數(shù)據(jù)處 理和顯示輸出。在標(biāo)準(zhǔn)頻率信號(hào)

9、為60MHz的情況下，其測(cè)量精度可達(dá)到1.1X10 -8，即能夠顯示近8位有 效數(shù)字。其中A0A7和B0B7為兩計(jì)數(shù)器的計(jì)數(shù)值輸出。計(jì)數(shù)器是32位二進(jìn)制計(jì)數(shù)器（4個(gè)8位計(jì)數(shù)值）。 單片機(jī)通過(guò)R1,R0數(shù)據(jù)讀出選通端分別從這兩個(gè)計(jì)數(shù)值輸出端讀出4個(gè)8位計(jì)數(shù)值，根據(jù)測(cè)頻和測(cè)脈寬 原理公式計(jì)算出頻和脈沖寬度。STR為預(yù)置門(mén)啟動(dòng)輸入；F/T為測(cè)頻和測(cè)脈寬選擇；CH為自校/測(cè)頻選擇； Fa為自校頻率輸入端；Fs為標(biāo)準(zhǔn)頻率信號(hào)輸入端；Fx為經(jīng)過(guò)放大整形后的被測(cè)信號(hào)輸入端；END為計(jì) 數(shù) 結(jié)束狀態(tài)信號(hào)。放大整形頻率輸入161718192122232425357372ALTERAEPF10K10LCS4717

10、0676665646236 3738 39 47 48BO*B2 -E3_6MHz晶振STR END CH F/TR1 RO6MH*晶振圖3測(cè)頻主系統(tǒng)框圖FPGA中各功能模塊如加所示。圖4中，CH1和CH2為選擇器，CH1進(jìn)行自校/測(cè)頻選擇，CH2進(jìn)行測(cè)頻和測(cè)脈寬選擇。CONTRL1為控制模塊， 控制被測(cè)信號(hào)fx和標(biāo)頻信號(hào)fs的導(dǎo)通，以及兩個(gè)計(jì)數(shù)器（CONTa和CONTb）的計(jì)數(shù)。CONTa和CONTb為32 位計(jì)數(shù)器，分別以4個(gè)8位二 進(jìn)制數(shù)輸出。FPGA與單片機(jī)AT89C51的接口比較簡(jiǎn)單。圖3中的輸入/輸出端與單片機(jī)連接：A7.0與單片機(jī)P2端口 相連接；B7.0與單片機(jī)P0 口相連接；

11、其它輸入/輸出端與單片機(jī)P3 口相連接。結(jié)語(yǔ)隨著EDA技術(shù)和FPGA集成度的提高，F(xiàn)PGA不但包括了 MCU（微控制器或單片機(jī)）特點(diǎn)，并兼有串、并行工 作方式和高速、高可靠性以及寬口徑適用性等諸多方面的特點(diǎn)。單片機(jī)完成的數(shù)據(jù)處理功能也可集成在 FPGA芯片中?；贔PGA的電子系統(tǒng)設(shè)計(jì)僅僅是各種邏輯模塊與IP核的邏輯合成和拼裝。測(cè)頻系統(tǒng)的標(biāo) 準(zhǔn)信號(hào)頻率的提高，可進(jìn)一步提高測(cè)頻的精度或縮短測(cè)頻時(shí)間。一種新型的高精度頻率計(jì)摘 要：本文介紹了一種利用多周期同步法與量化時(shí)延法結(jié)合測(cè)量頻率的方法，在此方法基 礎(chǔ)上設(shè)計(jì)的樣機(jī)測(cè)量分辨率達(dá)到ns量級(jí)，由于使用了 CPLD器件，該儀器體積小、成本低。關(guān)鍵詞：多

12、周期同步；量化時(shí)延；短時(shí)間間隔引言時(shí)間頻率測(cè)量是電子測(cè)量的重要領(lǐng)域。頻率和時(shí)間的測(cè)量已越來(lái)越受到重視，長(zhǎng)度、電壓 等參數(shù)也可以轉(zhuǎn)化為與頻率測(cè)量有關(guān)的技術(shù)來(lái)確定。本文通過(guò)對(duì)傳統(tǒng)的多周期同步法進(jìn)行探 討，提出了多周期同步法與量化時(shí)延法相結(jié)合的測(cè)頻方法。多周期同步法最簡(jiǎn)單的測(cè)量頻率的方法是直接測(cè)頻法。直接測(cè)頻法就是在給定的閘門(mén)信號(hào)中填入脈沖， 通過(guò)必要的計(jì)數(shù)電路，得到填充脈沖的個(gè)數(shù)，從而算出待測(cè)信號(hào)的頻率或周期。在直接測(cè) 頻的基礎(chǔ)上發(fā)展的多周期同步測(cè)量方法，在目前的測(cè)頻系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。多周 期同步法測(cè)頻技術(shù)的實(shí)際閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)的整周期倍，即與被測(cè)信 號(hào)同步，因此消除了

13、對(duì)被測(cè)信號(hào)計(jì)數(shù)時(shí)產(chǎn)生的1個(gè)字誤差，測(cè)量精度大大提高，而且達(dá)到 了在整個(gè)測(cè)量頻段的等精度測(cè)量，其原理框 圖和波形圖如圖1所示。設(shè)Na、Nb分別為計(jì)數(shù)器A和B記得的數(shù)值，T為閘門(mén)時(shí)間，貝0Na=T-fx (1)Nb=T-fD (2)計(jì)數(shù)器A的計(jì)數(shù)脈沖與閘門(mén)的開(kāi)閉是完全同步的，因而不存在1個(gè)字的計(jì)數(shù)誤差，由式(3) 微分可得：dNb=1，T=Nb/fD (5)得到測(cè)量分辨率：dfx/fx=1/(TxfD) (6)由式(6 )可以看出，測(cè)量分辨率與被測(cè)頻率的大小無(wú)關(guān)，僅與取樣時(shí)間及時(shí)基頻率有關(guān)，可 以實(shí)現(xiàn)被測(cè)頻帶內(nèi)的等精度測(cè)量。取樣時(shí)間越長(zhǎng)，時(shí)基頻率越高，分辨率越高。多周期同步 法與傳統(tǒng)的計(jì)數(shù)法測(cè)頻比

14、較，測(cè)量精度明顯提高。在時(shí)頻測(cè)量方法中，多周期同步法是精度較高的一種，但仍然未解決1個(gè)字的誤差，主要 是因?yàn)閷?shí)際閘門(mén)邊沿與標(biāo)頻填充脈沖邊沿并不同步，如圖2所示。卜軟件耐門(mén)rUUUrLTLTLTL卜一W削門(mén)Th二|Hwuwuuirr|HZ從圖2可以得出，Tx=N0T0-At2+Atl,如果能準(zhǔn)確測(cè)量出短時(shí)間間隔At1和色2,也就能 夠準(zhǔn)確測(cè)量出時(shí)間間隔Tx,消除1個(gè)字的計(jì)數(shù)誤差，從而進(jìn)一步提高精度。為了測(cè)量短時(shí)間間隔At1和At2,通常使用模擬內(nèi)插法或游標(biāo)法與多周期同步法結(jié)合使用1， 雖然精度有很大提高，但終未能解決1個(gè)字的誤差這個(gè)根本問(wèn)題，而且這些方法設(shè)備復(fù)雜， 不利于推廣。要得到精度高，時(shí)間

15、響應(yīng)快，結(jié)構(gòu)簡(jiǎn)單的頻率和時(shí)間測(cè)量方法是比較困難的。從結(jié)構(gòu)盡量簡(jiǎn)單同時(shí)兼顧精度的角度出發(fā)，將多周期同步法與基于量化時(shí)延的短時(shí)間間隔測(cè) 量方法結(jié)合，實(shí)現(xiàn)了寬頻范圍內(nèi)的等精度高分辨率測(cè)量。量化時(shí)延法測(cè)短時(shí)間間隔光電信號(hào)可以在一定的介質(zhì)中快速穩(wěn)定的傳播，且在不同的介質(zhì)中有不同的延時(shí)。通過(guò)將 信號(hào)所產(chǎn)生的延時(shí)進(jìn)行量化，實(shí)現(xiàn)了對(duì)短時(shí)間間隔的測(cè)量。其基本原理是“串行延遲，并行計(jì)數(shù)，而不同于傳統(tǒng)計(jì)數(shù)器的串行計(jì)數(shù)方法，即讓信號(hào)通過(guò) 一系列的延時(shí)單元，依靠延時(shí)單元的延時(shí)穩(wěn)定性，在計(jì)算機(jī)的控制下對(duì)延時(shí)狀態(tài)進(jìn)行高速采 集與數(shù)據(jù)處理，從而實(shí)現(xiàn)了對(duì)短時(shí)間間隔的精確測(cè)量。其原理如圖3所示。況單同卜N-E1站料!號(hào)1毗麟CP

16、U量化時(shí)延思想的實(shí)現(xiàn)依賴于延時(shí)單元的延時(shí)穩(wěn)定性，其分辨率取決于單位延時(shí)單元的延遲 時(shí)間。作為延時(shí)單元的器件可以是無(wú)源導(dǎo)線，有源門(mén)器件或其他電路。其中，導(dǎo)線的延遲時(shí)間較 短(接近光速傳播的延遲)，門(mén)電路的延遲時(shí)間相對(duì)較長(zhǎng)?？紤]到延遲可預(yù)測(cè)能力，最終選擇 了 CPLD器件，實(shí)現(xiàn)對(duì)短時(shí)間間隔的測(cè)量。將短時(shí)間間隔的開(kāi)始信號(hào)送入延時(shí)鏈中傳播，當(dāng)結(jié)束信號(hào)到來(lái)時(shí)，將此信號(hào)在延時(shí)鏈中的 延時(shí)狀態(tài)進(jìn)行鎖存，通過(guò)CPU讀取，判斷信號(hào)經(jīng)過(guò)的延時(shí)單元個(gè)數(shù)就可以得到短時(shí)時(shí)間間 隔的大小，分辨率決定于單位延時(shí)單元的延時(shí)時(shí)間。一般來(lái)講，為了測(cè)量?jī)蓚€(gè)短時(shí)間間隔，使用兩組延時(shí)和鎖存模塊，但實(shí)際上，給定的軟件 閘門(mén)時(shí)間足夠大，允

17、許CPU完成取數(shù)的操作，即能夠在待測(cè)時(shí)間間隔結(jié)束之前取走短時(shí)間 隔At1對(duì)應(yīng)的延時(shí)單元的個(gè)數(shù)，通過(guò)一定的控制信號(hào)，可以只用一組延時(shí)和鎖存單元，這樣 可以節(jié)省CPLD內(nèi)部的資源。利用多周期同步與量化時(shí)延相結(jié)合的方法，計(jì)算公式為：T=n0t0+n1t1-n2t1 (7)式(7)中，n0為對(duì)填充脈沖的計(jì)數(shù)值；t0為填充脈沖的周期，即100ns； n1為短時(shí)間隔冬1 對(duì)應(yīng)的延時(shí)單元的個(gè)數(shù)；n2為短時(shí)間隔At2對(duì)應(yīng)的延 時(shí)單元的個(gè)數(shù)；t1為量化延遲器件延 時(shí)單元的延遲量(4.3ns)。 這樣，利用多周期同步法，實(shí)現(xiàn)了閘門(mén)和被測(cè)信號(hào)同步；利用量 化時(shí)延法，測(cè)量了原來(lái)測(cè)不出來(lái)的兩個(gè)短時(shí)間間隔，從而準(zhǔn)確地測(cè)量

18、了實(shí)際閘門(mén)的大小，也 就提高了測(cè)頻的精度。測(cè)量結(jié)果及分析把銣頻標(biāo)作為樣機(jī)和XDU-17型頻率計(jì)的頻標(biāo)，把頻率合成器輸出的信號(hào)作為被測(cè)信號(hào) 進(jìn)行測(cè)量，其結(jié)果如表1所示。由于頻率合成器輸出的頻率信號(hào)最小只能調(diào)到10Hz，把XDU-17的測(cè)量值作為標(biāo)準(zhǔn)，可以 計(jì)算出樣機(jī)測(cè)頻的精度。例如，被測(cè)信號(hào)為15.000010MHz時(shí)被測(cè)信號(hào)為5.00001002MHz時(shí)，從上面的計(jì)算可以看出，樣機(jī)的分辨率已達(dá)ns量級(jí)，下面從理論分析的角度來(lái)說(shuō)明這一點(diǎn)。前面已經(jīng)分析過(guò)，多周期同步法測(cè)頻時(shí)，它的測(cè)量不確定度為：當(dāng)輸入f0為10MHz，閘門(mén)時(shí)間為1s時(shí)，測(cè)量的不確定度為1x10-7/s。當(dāng)與量化延時(shí)測(cè)量 與短時(shí)間間

19、隔電路相結(jié)合時(shí)，測(cè)量的不確定度可以從下述推導(dǎo)出來(lái)。在采用多周期同步法時(shí)，Tx為待測(cè)的多周期值，T0為采用的時(shí)基周期。Tx= NT0+A t1-A t2 (9)與量化延時(shí)電路相結(jié)合后有：Tx= NT0+(N1-N2)td5Tx (10)這里，5Tx為測(cè)量的不準(zhǔn)確度。對(duì)上式微分得：5TxSTART圖3 FPGA結(jié)構(gòu)框圖圖4是FPGA仿真波形。其中SCLK是標(biāo)準(zhǔn)信號(hào)，XCLK是被測(cè)信號(hào)，EN是計(jì)數(shù)使 能，CLR是清零端，CL是預(yù)置門(mén)，START為同步門(mén)，SL是測(cè)頻或測(cè)占空比功能 選擇（測(cè)頻時(shí)為1，測(cè)占空比時(shí)為0），SEL2.0是輸出數(shù)據(jù)的通道選擇信號(hào)。 從圖中可以看出，標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)的計(jì)數(shù)值分別是220和11，根據(jù)式（3）， 當(dāng)標(biāo)準(zhǔn)信號(hào)頻率為20MHz時(shí)，被測(cè)信號(hào)的頻率=11X2OM/ 220=1MHz。Name：Value：qdSCLKB-知*1 EM1昭iCLR0SL1#-CL0STARTDSEL2.OD7-lv DATADO枝沖1 0|.Q0 112.2 DSP程序設(shè)計(jì)DSP的主要任務(wù)是：對(duì)FPGA整個(gè)工作進(jìn)行控制。接收并且保存FPGA的計(jì)數(shù)值。對(duì)接收來(lái)的數(shù)據(jù)進(jìn)行轉(zhuǎn)換和加、減、乘、除運(yùn)算并且數(shù)碼顯示結(jié)果。完成與PC機(jī)的通信。程序設(shè)計(jì)主要包括對(duì)FPGA工作方式、DSP的浮點(diǎn)運(yùn)算、數(shù)據(jù)接收、中斷顯示、 中斷串口通信等。其主程序流程圖如圖5所示。由于浮