1、 八位十六進(jìn)制頻率計(jì)設(shè)計(jì)摘要 頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的HYPERLINK :/baike.baidu /view/3070527.htm電子測(cè)量?jī)x器?？捎脕?lái)測(cè)量頻率、時(shí)間、周期、計(jì)數(shù)。該設(shè)計(jì)是利用VHDL語(yǔ)言實(shí)現(xiàn)頻率計(jì)的功能，頻率計(jì)主要由四個(gè)模塊構(gòu)成： 計(jì)數(shù)模塊、鎖存模塊 顯示模塊以及控制模塊。對(duì)各個(gè)局部的設(shè)計(jì)思路、對(duì)各局部電路設(shè)計(jì)方案的選擇、元器件的篩選、以及對(duì)它們的調(diào)試、對(duì)調(diào)試結(jié)果的分析，最后得到實(shí)驗(yàn)結(jié)果的方方面面。 關(guān)鍵字：頻率計(jì)、VHDL、元件例化。Abstract Frequency meter is called for frequency cou

2、nter ,which is a specialized measuring device to be used for measuring measured signal frequency .It can be used to measure frequency,time,period,counting.The layout make use of VHDL language to come true the function of frequency meter,it is made up of four blocks which are counting block,registeri

3、ng block,showing block and curbing block.Thinking ,electric circuit project design ,component screen , shakedown test and analysing result of every part,finally getting all aspects of experimenting result.Key : frequency meter, VHDL,component.一原理 八位十六進(jìn)制頻率計(jì)是由TFCTRL的計(jì)數(shù)使能信號(hào)CNT_EN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)中的3

4、2位二進(jìn)制計(jì)數(shù)器COUNTER32B的ENABL使能進(jìn)行同步控制。當(dāng)CNT_EN高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器REG32B中，并由八位十六進(jìn)制7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)后，必須有清零信號(hào)RST_CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒的計(jì)數(shù)操作作準(zhǔn)備。二方案論證 用VHDL設(shè)計(jì)電路系統(tǒng)，可以把任何復(fù)雜的電路系統(tǒng)視為一個(gè)模塊，對(duì)應(yīng)一個(gè)設(shè)計(jì)實(shí)體。在VHDL層次化設(shè)計(jì)中，它所設(shè)計(jì)的模塊既可以是頂層實(shí)體，又可以是較

5、低層實(shí)體，但對(duì)不同層次模塊應(yīng)選擇不同的描述方法。在系統(tǒng)的底層設(shè)計(jì)中，采用VHDL進(jìn)行描述，由于其對(duì)系統(tǒng)很強(qiáng)的行為描述能力，可以不必使系統(tǒng)層層細(xì)化，從而避開具體的器件結(jié)構(gòu)，從邏輯行為上直接對(duì)模塊進(jìn)行描述和設(shè)計(jì)，之后，EDA軟件中的VHDL綜合器將自動(dòng)將程序綜合成為具體FPGACPLD等目標(biāo)芯片的網(wǎng)表文件，無(wú)疑可使設(shè)計(jì)大為簡(jiǎn)化。VHDL特點(diǎn)：1.能形式化地抽象表示電路的行為和結(jié)構(gòu)；2. 支持邏輯設(shè)計(jì)中層次與范圍地描述；3. 可借用高級(jí)語(yǔ)言地精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為和結(jié)構(gòu)；具有電路仿 真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性；4. 支持電路描述由高層到低層的綜合轉(zhuǎn)換；5. 硬件描述和實(shí)現(xiàn)工藝無(wú)關(guān)； 6. 便于文

6、檔管理7. 易于理解和設(shè)計(jì)重用out顯示模塊 計(jì)數(shù)模塊鎖存模塊控制模塊finCLK總體框圖三各模塊的實(shí)現(xiàn)和功能仿真1、測(cè)頻控制模塊 設(shè)計(jì)頻率計(jì)的關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器，產(chǎn)生測(cè)量頻率的控制時(shí)序?？刂茣r(shí)鐘信號(hào)clk1取為1Hz，2分頻后即可查聲一個(gè)脈寬為1秒的時(shí)鐘cnt-en，一此作為計(jì)數(shù)閘門信號(hào)。當(dāng)cnt-en為高電平時(shí)，允許計(jì)數(shù)；當(dāng)cnt-en由高電平變?yōu)榈碗娖较陆笛氐絹?lái)時(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來(lái)；鎖存數(shù)據(jù)后，還要在下次cnt-en上升沿到來(lái)之前產(chǎn)生零信號(hào)rst_en，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備。 程序：LIBRARY IEEE;USE IEEE.STD_LOGI

7、C_1164.ALL;LL;ENTITY FIC1 ISPORT (CLK1:IN STD_LOGIC; CNT: OUT STD_LOGIC; RST:OUT STD_LOGIC; LOAD:OUT STD_LOGIC);END FIC1;ARCHITECTURE one OF FIC1 IS SIGNAL M: STD_LOGIC;BEGINPROCESS (CLK1)BEGINIF CLK1 EVENT AND CLK1=1 THEN M= NOT M；END IF;END PROCESS;PROCESS (CLK1,M)BEGINIF CLK1=0 AND M=0 THEN RST=1

8、;ELSE RST =0;END IF;END PROCESS;LOAD = NOT M;CNT =M;END one;仿真結(jié)果：計(jì)數(shù)器以待測(cè)信號(hào)作為時(shí)鐘,清零信號(hào)rst到來(lái)時(shí),異步清零;cnt-en為高電平時(shí)開始計(jì)數(shù)。計(jì)數(shù)是以十進(jìn)制數(shù)顯示,本文設(shè)計(jì)了一個(gè)簡(jiǎn)單的10kHz以內(nèi)信號(hào)的頻率機(jī)計(jì)，如果需要測(cè)試較高的頻率信號(hào)，那么將cout的輸出位數(shù)增加，當(dāng)然鎖存器的位數(shù)也要增加 。程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT32 ISPORT (CLR:IN STD_LOG

9、IC; EN:IN STD_LOGIC; FIN:IN STD_LOGIC; COUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ; END CNT32;ARCHITECTURE two OF CNT32 ISSIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0);BEGIN PROCESS (CLR,EN,FIN) BEGINIF CLR=1 THEN CQI 0);ELSIF FIN EVENT AND FIN=1 THENIF EN=1 THEN CQI = CQI+1;END IF;END IF;END PROCESS;COUT

10、=CQI;END two; 仿真結(jié)果：3、鎖存模塊 當(dāng)cnt-en下降沿到來(lái)時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值鎖存，這樣可由外部的七段譯碼器 譯碼并在數(shù)碼管顯示。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存器的位數(shù)應(yīng)跟計(jì)數(shù)器完全一樣。程序：LIBRARY IE EE; USEIEEE.STD_LOGIC_1164.ALL; ENTITY REG32A ISPORT( LK :IN STD_LOGIC;DIN:INSTD_LOGIC_VECTOR (31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR (31 DOWNTO 0);END REG32A;A

11、RCHITECTURE three OF REG32A ISBEGINPROCESS (LK,DIN)BEGINIF LK EVENT AND LK=1 THEN DOUT LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1LED7S1 NULL;END CASE;END PROCESS;PROCESS(Q) VARIABLE Q2:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ2:=Q(4)&Q(5)&Q(6)&Q(7); CASE Q2

12、 IS WHEN 0000=LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2LED7S2 NULL;END CASE;END PROCESS;PROCESS(Q) VARIABLE Q3:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ3:=Q(8)&Q(9)&Q(10)&Q(11); CASE Q3 IS WHEN 0000=LED7S3LED7S3LED7S3LED7S3LED7S3LED7S3LED7S3LED7S3LED7S3LED

13、7S3LED7S3LED7S3LED7S3LED7S3LED7S3LED7S3 NULL;END CASE;END PROCESS;PROCESS(Q) VARIABLE Q4:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ4:=Q(12)&Q(13)&Q(14)&Q(15); CASE Q4 IS WHEN 0000=LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4LED7S4 NULL;END CASE;END PROCESS;PRO

14、CESS(Q) VARIABLE Q5:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ5:=Q(16)&Q(17)&Q(18)&Q(19); CASE Q5 IS WHEN 0000=LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5LED7S5 NULL;END CASE;END PROCESS;PROCESS(Q) VARIABLE Q6:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ6:=Q(20)&Q(21

15、)&Q(22)&Q(23); CASE Q6 IS WHEN 0000=LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6LED7S6 NULL;END CASE;END PROCESS;PROCESS(Q) VARIABLE Q7:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ7:=Q(24)&Q(25)&Q(26)&Q(27); CASE Q7 IS WHEN 0000=LED7S7LED7S7LED7S7LED7S7LED7S7LED

16、7S7LED7S7LED7S7LED7S7LED7S7LED7S7LED7S7LED7S7LED7S7LED7S7LED7S7 NULL;END CASE;END PROCESS;PROCESS(Q) VARIABLE Q8:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINQ8:=Q(28)&Q(29)&Q(30)&Q(31); CASE Q8 IS WHEN 0000=LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8LED7S8 NULL;

17、 END CASE;END PROCESS; END four; 仿真結(jié)果：頂層模塊為了到達(dá)連接底層元件形成更高層次的電路設(shè)計(jì)結(jié)構(gòu)，設(shè)計(jì)中使用了例化語(yǔ)句程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FRE8 ISPORT( CLK :IN STD_LOGIC; fin :IN STD_LOGIC;LED7S1,LED7S2,LED7S3,LED7S4,LED7S5,LED7S6,LED7S7,LED7S8:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END FRE8;ARCHITECTURE bhv8 OF FRE8

18、 IS COMPONENT FIC1 PORT (CLK1:IN STD_LOGIC; CNT: OUT STD_LOGIC; RST:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END COMPONENT; COMPONENT CNT32 PORT (CLR:IN STD_LOGIC; EN:IN STD_LOGIC; fin:IN STD_LOGIC; COUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END COMPONENT; COMPONENT REG32A PORT( LK :IN STD_LOGIC; DIN :IN ST

19、D_LOGIC_VECTOR (31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR (31 DOWNTO 0);END COMPONENT;COMPONENT DECL7SPORT (Q:IN STD_LOGIC_VECTOR(31 DOWNTO 0); LED7S1,LED7S2,LED7S3,LED7S4,LED7S5,LED7S6, LED7S7,LED7S8:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;SIGNAL a,b,c:STD_LOGIC;SIGNAL d,e: STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINu1 : FIC1 PORT MAP(CLK1=CLK,CNT=a,RST=b,LOAD=c);u2 : CNT32 PORT MAP(FIN=fin,EN=a,CLR=b,COUT=d);u3 : REG32A PORT MAP(LK=c,DIN=d,DOUT=e);u4:DECL7SPORTMAP(Q=e,LED7S1=LED7S1,LED