1、數(shù)字電子技術(shù)所用教材：數(shù)字電子技術(shù)基礎(chǔ)（第五版），閻石主編參考教材：數(shù)字電子技術(shù)基礎(chǔ)（第四版），閻石主編 電子技術(shù)基礎(chǔ)（數(shù)字部分）（第四版），康光華主編整理時間：2014.10.20第一章 數(shù)制和碼制本章基本要求：1、掌握數(shù)字電路的特點(diǎn)；2、掌握數(shù)字量和模擬量的區(qū)別；3、掌握幾種常用的數(shù)制（二進(jìn)制、八進(jìn)制、 十進(jìn)制、及十六進(jìn)制）及數(shù)制之間的轉(zhuǎn)換；3、掌握原碼、補(bǔ)碼及反碼的概念；5、掌握幾種常見的碼制。一、數(shù)字電路特點(diǎn)工作信號：離散信號。表示為二進(jìn)制的數(shù)字信號；元器件的工作狀態(tài)： 二極管：導(dǎo)通或截止；三極管：飽和或截止； 場效應(yīng)管：可變電阻區(qū)或夾斷區(qū)。代數(shù)基礎(chǔ)：邏輯代數(shù)（布爾代數(shù)）；數(shù)制：二進(jìn)制

2、：0，1 但0或1不是具體的數(shù)值，而是表示一定范圍，或表示兩種不同的狀態(tài)。例如：用1表示高電平，用0表示低電平。研究的主要問題：邏輯問題，即研究輸出與輸入之間的因果關(guān)系，即邏輯關(guān)系。1.1 概述 數(shù)字量：在時間上和數(shù)值上都離散的物理量。模擬量：在時間上和數(shù)值上都連續(xù)的物理量。數(shù)字信號：用于表示數(shù)字量的信號。模擬信號：用于表示模擬量的信號。數(shù)字電路：工作在數(shù)字信號下的電子電路。模擬電路：工作在模擬信號下的電子電路。二、 數(shù)字量和模擬量1. 2 幾種常用的數(shù)制數(shù)制：每一位的構(gòu)成從低位向高位的進(jìn)位規(guī)則常用的進(jìn)制：十進(jìn)制，二進(jìn)制，八進(jìn)制，十六進(jìn)制各種進(jìn)制進(jìn)位規(guī)則逢二進(jìn)一逢八進(jìn)一逢十進(jìn)一逢十六進(jìn)一四種數(shù)

3、制對應(yīng)表 D B O H D B O H 000000 0 01101011 13 B 100001 1 11201100 14 C 200010 2 21301101 15 D 300011 3 31401110 16 E 400100 4 41501111 17 F 500101 5 51610000 20 10 600110 6 61710001 21 11 700111 7 71810010 22 12 801000 10 81910011 23 13 901001 11 92010100 24 1410 01010 12 A2110101 25 151. 3不同數(shù)制之間的轉(zhuǎn)換(自學(xué)掌

4、握，考試內(nèi)容)二十進(jìn)制轉(zhuǎn)換：將二進(jìn)制數(shù)按權(quán)展開后，按十進(jìn)制數(shù)相加。十二進(jìn)制轉(zhuǎn)換：整數(shù)部分，用2除十進(jìn)制數(shù)，余數(shù)是二進(jìn)制數(shù)的第0位K0，然后依次用2除所得的商，余數(shù)依次是第1位K1 、第2位K2 、；小數(shù)部分，乘以2，取整數(shù)，依次為K-1、 K-2、 （27.125）10=（？）2（11011.001）2二十六進(jìn)制：(F)H(1111)B即十六進(jìn)制的一位對應(yīng)二進(jìn)制的四位。(10011100101101001000)B=從末位開始四位一組(1001 1100 1011 0100 1000)B()H84BC9= (9CB48)H十六二進(jìn)制原理同樣。小數(shù)部分，從高位開始四位一組十六十進(jìn)制：將十六進(jìn)制數(shù)

5、按權(quán)展開后，按十進(jìn)制數(shù)相加。十十六進(jìn)制：與十二進(jìn)制原理類似；也可以先將十進(jìn)制數(shù)先轉(zhuǎn)換為二進(jìn)制數(shù)，然后在轉(zhuǎn)換為十六進(jìn)制數(shù)。二八進(jìn)制：(7)8(111)B即八進(jìn)制的一位對應(yīng)二進(jìn)制的三位。(011110.010111)2=從末位開始三位一組(011 110. 010 111 )2=(726.3八二進(jìn)制原理同樣。)8從高位開始三位一組(36.27)81.4 二進(jìn)制運(yùn)算1.4.1 二進(jìn)制算術(shù)運(yùn)算的特點(diǎn)算術(shù)運(yùn)算：1、和十進(jìn)制算數(shù)運(yùn)算的規(guī)則相同 2、逢二進(jìn)一 特 點(diǎn)：加、減、乘、除 全部可以用移位和相 加這兩種操作實(shí)現(xiàn)。簡化了電路結(jié)構(gòu)。 所以數(shù)字電路中普遍采用二進(jìn)制算數(shù)運(yùn)算1.4.2 反碼、補(bǔ)碼和補(bǔ)碼運(yùn)算1

6、、 二進(jìn)制數(shù)的正、負(fù)號的表示方法 最高位為符號位（0為正，1為負(fù)） 如 +89 = （0 1011001） -89 = （1 1011001）（原碼）2、 二進(jìn)制數(shù)補(bǔ)碼 對于有效數(shù)字（不包括符號位）為n位的二進(jìn)制數(shù)N，其補(bǔ)碼為：（N）INV=N（當(dāng)N為正數(shù)）(2n-1)-N（當(dāng)N為負(fù)數(shù)）正數(shù)的補(bǔ)碼與原碼相同；負(fù)數(shù)的補(bǔ)碼等于2n-N； 符號位保持不變。結(jié)論：3、 二進(jìn)制數(shù)反碼 （N）COMP=N（當(dāng)N為正數(shù)）2n-N（當(dāng)N為負(fù)數(shù)）正數(shù)的反碼與原碼相同；負(fù)數(shù)的反碼等于原碼的各位取反； 符號位保持不變。結(jié)論：思考：補(bǔ)碼與反碼關(guān)系？（N）COMP=（N）INV+1練習(xí)P11例1.4.14、二進(jìn)制的減法

7、運(yùn)算 在做減法運(yùn)算時，如果兩個數(shù)為原碼，則首先要比較兩數(shù)絕對值的大小，然后以絕對值大的作為被減數(shù)，絕對值小的作為減數(shù)，求出差值，最后再確定差的符號。 （此過程較復(fù)雜）A-B=A+(B)COMP-2nA-B=A+(B)INV+1-2n思考：如何確定差的符號位？兩數(shù)的減法運(yùn)算可以轉(zhuǎn)換為加法運(yùn)算，A-B 的差的值等于A+(B)INV+1，若該差的值產(chǎn)生進(jìn)位，則差的符號為正，否則為負(fù)。結(jié)論：練習(xí)P12例1.4.21.5 幾種常用的編碼數(shù)字系統(tǒng)的信息數(shù)值文字符號二進(jìn)制代碼編碼為了表示字符為了分別表示N個字符，所需的二進(jìn)制數(shù)的最小位數(shù)：最常見的編碼有如下幾種4位二進(jìn)制編碼二-十進(jìn)制編碼（BCD碼）ASC碼

8、（自學(xué)了解）1、四位二進(jìn)制編碼 8421碼（自然編碼）： 即00001111，在這種代碼中， 從左到右每一位的1的權(quán)分別為 8、4、2、1， 且每一位的權(quán)是固定不變的， 所以它也屬于恒權(quán)代碼。 編碼規(guī)律：按排列順序逐個加1順序DCBA順序DCBA01234567000000010010001101000101011001118910111213141510001001101010111100110111101111循環(huán)碼（格雷碼）代碼特點(diǎn)：邏輯相鄰 ，即兩個相臨的代碼之間只有一位發(fā)生變化順序DCBA順序DCBA012345670000000100110010011001110101010089

9、10111213141511001101111111101010101110011000記憶特點(diǎn)：最低位：首末各1個0，然后2個1，2個0；次低位：首末各2個0，然后4個1，4個0，4個1；次高位：首末各4個0，中間8個1；最高位：8個0，8個1。2、BCD碼：用四位二進(jìn)制數(shù)中的任意十種組合來表示一位十進(jìn)制數(shù)，即二十進(jìn)制代碼 。8421 BCD碼：即00001001，依次表示十進(jìn)制數(shù)的09。 余3碼：將8421碼的前三個和后三個代碼去掉，用其余的代碼00111100依次來表示09。 余3循環(huán)碼：將循環(huán)碼的前三個和后三個代碼去掉，用其余的代碼依次來表示09。其余BCD碼見課本P13頁。1、數(shù)字電

10、路的特點(diǎn)；2、各種進(jìn)制及進(jìn)制之間的相互轉(zhuǎn)換；3、原碼、補(bǔ)碼及反碼的概念；4、常用碼制（8421碼、循環(huán)碼；8421BCD碼、余三碼及余三循環(huán)碼等；）小結(jié):下次講：2.12.4，2.5.1，2.5.2課后練習(xí)：1.11.15 （自己通過練習(xí)掌握）1、數(shù)字電路的特點(diǎn)；2、各種進(jìn)制及進(jìn)制之間的相互轉(zhuǎn)換；3、原碼、補(bǔ)碼及反碼的概念；4、常用碼制（8421碼、循環(huán)碼；8421BCD碼、余三碼及余三循環(huán)碼等；）5、邏輯代數(shù)中的基本邏輯運(yùn)算。復(fù)習(xí)2.1 概述(邏輯的概念)2.2 邏輯代數(shù)中的基本邏輯運(yùn)算2.3 邏輯代數(shù)中的公式和定理 （ 2.3，2.4) 2.5 邏輯函數(shù)及其表示方法2.6 邏輯函數(shù)的化簡方

11、法 邏輯函數(shù)的公式法及卡諾圖法化簡方法2.7 具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡第二章 邏輯代數(shù)基礎(chǔ)本章重點(diǎn): 基本概念及邏輯函數(shù)的化簡2.1 概述基本概念邏輯： 事物的因果關(guān)系邏輯運(yùn)算的數(shù)學(xué)基礎(chǔ)： 邏輯代數(shù)在二值邏輯中的變量取值： 0或12.2 邏輯代數(shù)中的基本邏輯運(yùn)算1、“與”邏輯一、最基本邏輯運(yùn)算與邏輯：決定事件發(fā)生的各條件中，所有條件都具備，事件才會發(fā)生（成立）。 規(guī)定: 開關(guān)合為邏輯“1” 開關(guān)斷為邏輯“0” 燈亮為邏輯“1” 燈滅為邏輯“0” 真值表 真值表特點(diǎn): 有0 則0, 全1則1邏輯式：F=AB2、 “或”邏輯或邏輯：決定事件發(fā)生的各條件中，有一個或一個以上的條件具備，事件就會發(fā)

12、生（成立）。真值表 邏輯式： F=A+B 真值表特點(diǎn)： 有1 則1, 全0則0。3、 “非”邏輯非邏輯：決定事件發(fā)生的條件只有一個，條件不具備時事件發(fā)生（成立），條件具備時事件不發(fā)生。邏輯式：真值表與、或、非的邏輯符號三種最基本的邏輯運(yùn)算：與、或、非4、“與非”邏輯運(yùn)算 二、其它基本邏輯運(yùn)算5、“或非”邏輯運(yùn)算6、“與或非”邏輯運(yùn)算7、“異或”運(yùn)算8、同或運(yùn)算1、數(shù)字電路的特點(diǎn)；2、各種進(jìn)制及進(jìn)制之間的相互轉(zhuǎn)換；3、原碼、補(bǔ)碼及反碼的概念；4、常用碼制（8421碼、循環(huán)碼；8421BCD碼、余三碼及余三循環(huán)碼等；）5、邏輯代數(shù)中的基本邏輯運(yùn)算。小結(jié):下次講：2.4，2.4，2.5.1，2.5.

13、2課后練習(xí)：1.11.15 （自己通過練習(xí)掌握）數(shù)字電子技術(shù)所用教材：數(shù)字電子技術(shù)基礎(chǔ)（第五版），閻石主編參考教材：數(shù)字電子技術(shù)基礎(chǔ)（第四版），閻石主編 電子技術(shù)基礎(chǔ)（數(shù)字部分）（第四版），康光華主編上課教師：張迎春所在教研室：信控學(xué)院 電子信息工程教研室教研室地點(diǎn)：機(jī)電樓B308聯(lián)系電話子信箱：zyc_1、 常量之間的運(yùn)算2、常量和變量之間的運(yùn)算3、變量和變量之間的運(yùn)算互補(bǔ)律，變量與其反變量之間的關(guān)系一、公式2.3 邏輯代數(shù)中的公式和定理（ 2.3，2.4) 交換律結(jié)合律分配律同一律（重疊律）德摩根定理還原律（17推論）1418，吸收律由兩乘積項(xiàng)組成的表達(dá)式中，如果

14、一項(xiàng)含因子A，另一項(xiàng)含A的非，則這兩項(xiàng)其余因子各自取反，就得到這個函數(shù)的反函數(shù)。4、關(guān)于異或運(yùn)算的公式因果互換律：1、代入定理： 二、 邏輯代數(shù)的基本定理在任何一個含有變量A的邏輯等式中，若以一函數(shù)式取代 該等式中所有A的位置，該等式仍然成立。2、反演定理：注意：a）運(yùn)算的優(yōu)先順序。b）不是單個變量上的非號應(yīng)保留不變。在一個邏輯函數(shù)式Y(jié)中,若將其中所有的“+”變成“”，“”變成“+”，“ 0”變成“1”， “1”變成“0”，原變量變成反變量，反變量變成原變量，所得函數(shù)式即為原函數(shù)式的反函數(shù)，記作： 例: 試用反演定理求 的反邏輯式。解：練習(xí)：P27例2.4.2，2.4.3對偶定理：若兩個函數(shù)式

15、相等，那么它們的對偶式也相等。 3、對偶定理：例：試求函數(shù)式 的對偶式。解： 例：證明：解：對偶式：在一個邏輯函數(shù)式Y(jié)中,若將其中所有的“+”變成“”，“”變成“+”，“ 0”變成“1”， “1”變成“0”，所得函數(shù)式即為原函數(shù)式的對偶式，記作： 2.5 邏輯函數(shù)及其表示方法2.5.1 邏輯函數(shù)的概念2.5.2 邏輯函數(shù)的表示方法（邏輯真值表、函數(shù)表 達(dá)式、邏輯電路圖、波形圖、卡諾圖）2.5.3 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式（最小項(xiàng)表達(dá)式、 最大項(xiàng)表達(dá)式）2.5.4 邏輯函數(shù)形式的變換2.5.1 邏輯函數(shù)的概念 對于一個邏輯事件，輸入量（即條件）與輸出量（即結(jié)果）之間也是一種函數(shù)關(guān)系，稱為邏輯函數(shù)關(guān)

16、系，也可以寫作：Y=F（A，B，C，）。 這種邏輯函數(shù)關(guān)系有五種表達(dá)方式：邏輯真值表、函數(shù)表達(dá)式、邏輯電路圖、波形圖、卡諾圖。找出輸入、輸出變量，并用相 應(yīng)的字母表示； b)邏輯賦值。 c)畫出表格。 例舉重裁判電路，A為主裁判,B、C為副裁判，燈亮?xí)r判為試舉成功。 一、邏輯真值表：將輸入變量所有取值下對應(yīng)的輸出值求出來，列成表格，即為邏輯真值表。A B CY0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11 列寫邏輯真指標(biāo)的步驟2.5.2 邏輯函數(shù)的表示方法二、邏輯函數(shù)式：將邏輯函數(shù)中輸出變量與輸入變量之間的邏輯關(guān)系用與、或、非等邏輯運(yùn)算符號連接

17、起來的式子，又稱函數(shù)式或邏輯式。三、邏輯電路圖：是將邏輯函數(shù)中輸出變量與輸入變量之間的邏輯關(guān)系用與、或、非等邏輯符號表示出來的圖形。四、波形圖：將輸入變量所有取值可能與對應(yīng)輸出按時間順序排列起來畫成時間波形。五、邏輯函數(shù)表示方法之間的相互轉(zhuǎn)換（1）真值表 函數(shù)式a)找出真值表中使函數(shù)值為1的輸入變量取值；b)每個輸入變量取值都對應(yīng)一個乘積項(xiàng)，變量取值為1， 用原變量表示，變量取值為0，用反變量表示。c)將這些乘積項(xiàng)相加即可。 （2）函數(shù)式 真值表首先在表格左側(cè)將各個不同輸入變量取值依次按遞增順序列出來，然后將每組輸入變量取值代入函數(shù)式，并將得到的函數(shù)值對應(yīng)地填在表格右側(cè)即可。練習(xí)P31P32

18、例2.5.1練習(xí)P31P32 例2.5.2五、邏輯函數(shù)表示方法之間的相互轉(zhuǎn)換 （3）函數(shù)式 邏輯圖 方法：從輸入到輸出分別用相應(yīng)的邏輯符號取代函數(shù)式中的邏 輯符號即可。（4）邏輯圖 函數(shù)式方法：從輸入到輸出分別用相應(yīng)的邏輯運(yùn)算符號取代邏輯圖中的邏輯符號即可。（5）波形圖 真值表方法：從波形圖上找出每個時間段里輸入變量與輸出變量的取值，然后將這些輸入、輸出取值對應(yīng)列表，即得真值表。（6）真值表 波形圖方法：將真值表中所有的輸入變量與對應(yīng)輸出變量取值依次排列畫成以時間為橫軸的波形，即得波形圖。練習(xí)P33P34例2.5.3，2.5.4，2.5.5 1、最小項(xiàng)的概念 最小項(xiàng)：設(shè)m為包含n個因子的乘積項(xiàng)

19、，且這n個因子以原變量形式或者反變量形式在m中出現(xiàn)且只出現(xiàn)一次，稱m為n變量的一個最小項(xiàng)。n變量共有 個最小項(xiàng)。 2、最小項(xiàng)的編號規(guī)則：使最小項(xiàng)m值為1 的輸入變量取值所對應(yīng)的十進(jìn)制數(shù)即為該最小項(xiàng)的編號，記作 。 一、 最小項(xiàng)表達(dá)式最小項(xiàng)之和2.5.3 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式例：三變量最小項(xiàng)的編號最小項(xiàng)取值對應(yīng)編號A B C十進(jìn)制數(shù)0 0 00m00 0 11m10 1 02m20 1 13m31 0 04m41 0 15m51 1 06m61 1 17m7練習(xí)：畫四變量最小項(xiàng)編號表3、最小項(xiàng)的性質(zhì)：a)對應(yīng)任意一組輸入變量取值，有且只有一個最小項(xiàng)值為1；b)任意兩個最小項(xiàng)之積為0；c)全體最

20、小項(xiàng)之和為1；d)具有邏輯相鄰性的兩個最小項(xiàng)相加，可合并為一項(xiàng)，并消去一對因子。4、邏輯函數(shù)的最小項(xiàng)表達(dá)式： 由真值表獲得：將使函數(shù)值為1 的最小項(xiàng)進(jìn)行邏輯加；例：將函數(shù)式化成最小項(xiàng)和的形式。解： 由一般函數(shù)式獲得：該函數(shù)式中的每個乘積項(xiàng)缺哪個因子，就乘以該因子加上其反變量，展開即可。二、 最大項(xiàng)表達(dá)式最大項(xiàng)之積（自學(xué)了解）2.5.4 邏輯函數(shù)形式的變換（為獲得不同的實(shí)現(xiàn)電路）邏輯函數(shù)與或式與非-與非式與或非式或非-或非式1、邏輯代數(shù)的各種公式、定理；2、邏輯函數(shù)的各種表示方法及相互轉(zhuǎn)換。3、最小項(xiàng)的概念、編號、性質(zhì)及最小項(xiàng)表達(dá)式；4、邏輯函數(shù)形式的變換。作業(yè)： 2.1（6） 2.2（2） 2

21、.3（b） 2.6（a） 2.7（a）2.8，2.10（1，6），2.12（1）小結(jié):下次講：2.6，2.71、邏輯代數(shù)的各種公式、定理；2、邏輯函數(shù)的各種表示方法及相互轉(zhuǎn)換。3、最小項(xiàng)的概念、編號、性質(zhì)及最小項(xiàng)表達(dá)式；4、邏輯函數(shù)形式的變換。復(fù)習(xí) 邏輯函數(shù)的公式化簡法：是指熟練運(yùn)用所學(xué)基本公式和常用公式，將一個函數(shù)式化成最簡形式。2.6 邏輯函數(shù)的化簡方法一、最簡與或式形式的標(biāo)準(zhǔn)：該與或式中包含的乘積項(xiàng)的個數(shù)最少，且每個乘積項(xiàng)所包含的因子數(shù)也最少。二、常用公式化簡法：并項(xiàng)法、吸收法、消因子法、消項(xiàng)法、配項(xiàng)法等。 2.6.1 邏輯函數(shù)公式化簡法1、并項(xiàng)法：利用 3、消因子法：利用 2、吸收法：

22、利用 5、配項(xiàng)法： 利用 4、消項(xiàng)法： 利用 用公式法化簡邏輯函數(shù)，需要充分熟悉各個公式、定理，而且多種方法要結(jié)合應(yīng)用。結(jié)論一、卡諾圖定義：將n變量的全部最小項(xiàng)各用一個小方塊表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地排列起來，所得圖形稱為n變量的卡諾圖。 三變量卡諾圖 2.6.2 邏輯函數(shù)的卡諾圖化簡法二變量卡諾圖 五變量卡諾圖四變量卡諾圖 將函數(shù)式化成最小項(xiàng)和的形式；將函數(shù)式中包含的最小項(xiàng)在卡諾圖相應(yīng)位置處填1，其余位置處填0。 例：試畫出邏輯函數(shù) 的卡諾圖。解：二、用卡諾圖表示邏輯函數(shù) 根據(jù)卡諾圖寫函數(shù)式的方法：將卡諾圖中所有填1的小方塊所表示的最小項(xiàng)相加即可得到相應(yīng)的函數(shù)式。

23、例：卡諾圖如圖所示，要求寫出其函數(shù)式。1、合并最小項(xiàng)規(guī)則 a)具有邏輯相鄰性的2個最小項(xiàng)相加，可合并為1項(xiàng)，消去1對不同因子。 b)具有邏輯相鄰性的4個最小項(xiàng)相加，且組成矩形組，可合并為1項(xiàng)，消去2對不同因子。 c)具有邏輯相鄰性的8個最小項(xiàng)相加，且組成矩形組，可合并為1項(xiàng)，消去3對不同因子。 d)具有邏輯相鄰性的個2n最小項(xiàng)相加，且組成矩形組，可合并為一項(xiàng)，消去n對不同因子。三、用卡諾圖化簡邏輯函數(shù) 2、化簡步驟：（1）將函數(shù)化為最小項(xiàng)之和的形式；（2） 畫出表示該邏輯函數(shù)的卡諾圖；（3）找出可以合并的最小項(xiàng)（根據(jù)合并最小項(xiàng)的原則）；（4）選取可以合并的最小項(xiàng)畫圈并化簡，寫出最簡與或式。能大

24、則大，能少則少，重復(fù)有新，一塊不漏畫圈口訣：能大則大每一圈包含的最小項(xiàng)個數(shù)越多越好；能少則少畫的圈的個數(shù)越少越好；重復(fù)有新每一圈中至少有一個新的最小項(xiàng)；一塊不漏一個最小項(xiàng)也不能漏掉?？ㄖZ圖化簡邏輯函數(shù)實(shí)例ABC00100111101111例1.用卡諾圖表示并化簡。解：(a)將取值為“1”的相鄰小方格圈成圈;步驟 1.畫卡諾圖2.合并最小項(xiàng)（畫圈）3.寫出最簡“與或”邏輯式(b)所圈取值為“1”的相鄰小方格的個數(shù)應(yīng)為2n，(n=0,1,2)卡諾圖化簡邏輯函數(shù)實(shí)例ABC00100111101111解：三個圈最小項(xiàng)分別為：合并最小項(xiàng)寫出簡化邏輯式最小項(xiàng)合并方法：保留一個圈內(nèi)最小項(xiàng)的相同變量，而消去相

25、反變量。00ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例2. 應(yīng)用卡諾圖化簡邏輯函數(shù)(1)(2)解：寫出簡化邏輯式AB00011110CD000111101例3. 應(yīng)用卡諾圖化簡邏輯函數(shù)111111111注意：1.圈的個數(shù)應(yīng)最少2.每個“圈”要最大3.每個“圈”至少要包含一個未被圈過的最小項(xiàng)。思考：如何直接根據(jù)普通函數(shù)式填寫卡諾圖？練習(xí)：用卡諾圖法化簡函數(shù) 練習(xí)：P46，例題2.6.10，2.6.11注意：也可以先通過合并卡諾圖中的0求出Y, 再將Y求反得到Y(jié)。1011010010110100ABCD11111111約束項(xiàng)任意項(xiàng)無關(guān)

26、項(xiàng)：約束項(xiàng)和任意項(xiàng)可以寫入函數(shù)式，也可不包含在函數(shù)式中，因此統(tǒng)稱為無關(guān)項(xiàng)。在有些邏輯函數(shù)中，有的輸入變量取值組合是不允許出現(xiàn)的，這些變量組合對應(yīng)的最小項(xiàng)稱為約束項(xiàng)；這些最小項(xiàng)應(yīng)恒等于0。在輸入變量某些取值下，函數(shù)值為1或?yàn)?不影響邏輯電路的功能，在這些取值下為1的最小項(xiàng)稱為任意項(xiàng)。2.7 具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡一、基本概念：思考：約束項(xiàng)和任意項(xiàng)有什么區(qū)別？見P5152約束項(xiàng)不允許出現(xiàn)，所以約束項(xiàng)的值始終為0；任意項(xiàng)是否出現(xiàn)不影響電路功能，所以有可能出現(xiàn)使任意項(xiàng)為1的輸入變量取值。二、無關(guān)項(xiàng)的表示方法真值表中，用“”或“”表示；表達(dá)式中，可令無關(guān)項(xiàng)=0；（或全體 無關(guān)項(xiàng)之和=0）卡諾圖中，

27、對應(yīng)方格內(nèi)填“”或“” 。含有無關(guān)項(xiàng)的邏輯函數(shù)還可以表示成如下形式：結(jié)論2.7.2 無關(guān)項(xiàng)在化簡邏輯函數(shù)中的應(yīng)用合理地利用無關(guān)項(xiàng)，可得更簡單的化簡結(jié)果。加入（或去掉）無關(guān)項(xiàng)，可使化簡后的項(xiàng)數(shù)最少，每項(xiàng)所含因子最少；從卡諾圖上直觀地看，加入無關(guān)項(xiàng)的目的是使圈最大，圈的數(shù)量最少。一、公式法：可在函數(shù)式中加上或去掉無關(guān)項(xiàng)再化簡；二、卡諾圖法：有利于化簡的，當(dāng)作1處理；不利于化簡的，當(dāng)作0處理。1011010010110100ABCD例2.7.1： 化簡具有約束的邏輯函數(shù)：給定約束條件為：111例2： 試用卡諾圖法化簡具有無關(guān)項(xiàng)的邏輯函數(shù)： 解：練習(xí)：課本P54例2.7.210110100101101

28、00ABCD111111111、邏輯函數(shù)的公式法化簡方法；2、邏輯函數(shù)的卡諾圖化簡方法；3、含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡方法。作業(yè)： 2.15（4） （9） （10） 2.16（b） 2.17（4） 2.18（5） 2.20（c） 2.22（3） 2.23（4）小結(jié):下次講：3.13.23.3第三章 門電路（四次課）本章學(xué)習(xí)思路：了解內(nèi)部結(jié)構(gòu)特點(diǎn)，掌握功能及外部特性，熟悉各種參數(shù)，掌握連接規(guī)律并能定性判斷電路功能。3.1 概述（注意概念）3.2 半導(dǎo)體二極管門電路3.3 CMOS門電路 CMOS反相器的電路結(jié)構(gòu)和工作原理； 靜態(tài)輸入特性和輸出特性； 其他類型的CMOS門電路及正確使用3.5 TT

29、L門電路 TTL反相器的電路結(jié)構(gòu)、工作原理；靜態(tài)輸入特性、 輸出特性和輸入端負(fù)載特性； 其他類型的TTL門電路掌握門電路概念、類型及邏輯體制的概念3.1 概述一、門電路：用以實(shí)現(xiàn)邏輯關(guān)系的單元電路，與基本邏輯關(guān)系相對應(yīng)。常見門電路：與門、或門、非門、與非門、或非門、異或門等。三、正負(fù)邏輯體制概念： 在電子電路中，用高低電平表示0和1兩種邏輯狀態(tài)。正邏輯：高電平對應(yīng)“1”；低電平對應(yīng)“0”。負(fù)邏輯：高電平對應(yīng)“0”；低電平對應(yīng)“1”。二、類型：分立元件門電路：二極管門電路雙極型、單極型及混合型集成門電路：注意：在數(shù)字電路中，電壓值具體為多少不重要，只要能判斷高低電平即可。A BY0 00 11

30、01 11110正與非門的真值表A BY1 11 00 10 00001負(fù)或非門的真值表正與非門與負(fù)或非門相對應(yīng)一般采用正邏輯體制若采用不同的邏輯體制，則邏輯功能不同結(jié)論：一、半導(dǎo)體二極管的開關(guān)特性一個二極管，具有單向?qū)щ娦?。外加正向電壓時導(dǎo)通，相當(dāng)于開關(guān)閉合；外加反向電壓時截止，相當(dāng)于開關(guān)斷開。正向?qū)▔航担汗韫?.7V，鍺管0.3V。3.2 半導(dǎo)體二極管門電路高電平：VIH=VCC低電平：VIL=0 vI=VIH D截止，vO=VOH=VCCvI=VIL D導(dǎo)通，vO=VOL=0.7V設(shè)VCC = 5V加到A,B的 VIH=3V VIL=0V二極管導(dǎo)通時 VDF=0.7VABY0V0V0.

31、7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111規(guī)定3V以上為10.7V以下為0二、二極管門電路1、二極管與門 設(shè)VCC = 5V加到A,B的 VIH=3V VIL=0V二極管導(dǎo)通時 VDF=0.7VABY0V0V0V0V3V2.3V3V0V2.3V3V3V2.3VABY000011101111規(guī)定2.3V以上為10V以下為02、二極管或門 F=A+B二極管門電路缺點(diǎn)：存在電平偏移；帶負(fù)載能力差。適用場合：IC電路的內(nèi)部邏輯單元3.3 CMOS門電路 3.3.1 MOS管開關(guān)電路知識回顧 3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理 一、電路結(jié)構(gòu)及工作原理

32、二、電壓、電流傳輸特性曲線 三、噪聲容限 3.3.3 CMOS反相器的靜態(tài)輸入特性和輸出特性 一、輸入端保護(hù)措施和輸入特性 二、輸出特性3.3.5 其它類型的CMOS門電路 3.3.6 CMOS門電路的特點(diǎn)及正確使用1、NMOS反相器及開關(guān)特性（1）vI0（3）vI VGS(th)N且VDS較小時，工作在可變電阻區(qū)。若RDRON，則VOL0（2）vI VGS(th)N且VDS較大時MOS工作在恒流區(qū)，此時，iD與VDS無關(guān)VGS越大，RON越小2、PMOS管開關(guān)特性開啟電壓VGS(th)P | VGS(th) P|時，MOS管導(dǎo)通。（1）|VGS | | VGS(th) P|且 | VDS |

33、 較大時，工作在恒流區(qū)（3） 當(dāng)| VGS | | VGS(th) P|且 | VDS | 較小時，工作在可變電阻區(qū)3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理 一、電路結(jié)構(gòu)及工作原理（Complementary -Symmetry MOS） PMOS管NMOS管工作原理：vi=0時：VGS1= VDD ， VGS2=0, T1導(dǎo)通、T2截止，vO= VDD vi= VDD時：VGS2=VDD, VGS1=0 T2導(dǎo)通、T1截止， vO=0 令VDD|VGS(th)P|+VGS(th)N二、電壓、電流傳輸特性曲線 1、電壓傳輸特性曲線 AB段：vi VDDVTP T1截止，T2導(dǎo)通 vOVO

34、L0VDD VTN+VTP且VTN=VTPVTN即VGS（th）N VTP即VGS（th）P二、電壓、電流傳輸特性曲線 1、電壓傳輸特性曲線 VDD VTN+VTP且VTN=VTPBC段：VTNvi RON1設(shè)T1導(dǎo)通內(nèi)阻為RON1 ， T2導(dǎo)通內(nèi)阻RON2 ：在BC段, RON1 RON2 當(dāng) 時，RON2 = RON12、電流傳輸特性曲線 AB段：T1導(dǎo)通，T2截止，iD0;CD段：T2導(dǎo)通，T1截止，iD0;BC段：T1、T2均導(dǎo)通，iD0且在vI=VDD時，iD最大。注意：使用CMOS器件時,不應(yīng)使之長期工作在電流傳輸特性的BC段，以防止器件因功耗過大而損壞。三、輸入噪聲容限輸入端噪聲

35、容限：在保證輸出高低電平基本不變（或者說變化的大小不超過允許限度）的條件下，輸入電平允許的波動范圍。輸入端為高（低）電平時的噪聲容限VNH（ VNL ）：在保證輸出為低（高）電平的條件下，輸入電平允許的向下（上）的波動范圍。思考：對單級門，如何求輸入端噪聲容限？VNH=VIHVIH(min)= VNL=VIL(max)VOL=理想情況下，以閾值電壓為分界線，則：設(shè)VIL=0， VIH=VDD；VOH=VDD， VOL0 ； 則對門本身而言，當(dāng)前級門帶動同類型的后級門時，有：VNH=VOHVIH(min)= VNL=VIL(max)VIL= CMOS門電路噪聲容限較大； 提高VDD，即可提高噪聲

36、容限。結(jié)論1、邏輯門及邏輯體制的概念； 2、二極管開關(guān)特性及二極管與門、或門電路；3、CMOS 反相器的電路結(jié)構(gòu)及工作原理；4、 CMOS反相器的電壓及電流傳輸特性曲線； 5、 CMOS反相器的閾值電壓及噪聲容限的概念。小結(jié)下次講：3.3.33.3.53.5.1作業(yè)： 3.12、 CMOS 反相器的電路結(jié)構(gòu)及工作原理；1、 邏輯體制的概念； 4、 CMOS反相器的電壓及電流傳輸特性曲線； 5、 CMOS反相器的閾值電壓及噪聲容限的概念。復(fù)習(xí)3.3.3 CMOS反相器的靜態(tài)輸入特性和輸出特性 一、輸入端保護(hù)措施和輸入特性 1、輸入端保護(hù)電路 二極管壓降為VDF =0.7V2、輸入特性 當(dāng)0vI

37、VDD+ VDF時，D1導(dǎo)通；當(dāng)vI VDF時，D2導(dǎo)通； iI二、輸出特性 1、低電平輸出 （1）VOLIOLRON 隨著IOLVOL（2）在同一IOL下， VDDRONVOL低電平輸出特性為： IOL2、高電平輸出 （2）在同一IOH下， VDDRONVOH （1）VOHVDDIOHRON隨著IOHVOH略有降低 高電平輸出特性為： IOH3.3.5 其它類型的CMOS門電路 一、CMOS與非門和或非門二、帶緩沖級的CMOS與非門和或非門三、CMOS OD門四、CMOS傳輸門五、CMOS三態(tài)門 重點(diǎn)：（1）CMOS門電路的連接規(guī)律； （2）根據(jù)電路結(jié)構(gòu)分析電路功能。一、CMOS與非門和或非

38、門0 0 10 1 11 0 11 1 0A B T1 T2 T3 T4 Y與非門工作原理:A B T1 T2 T3 T4 Y工作原理:0 0 10 1 0 1 0 0 1 1 0 或非門T1T3T2此類門電路的缺點(diǎn)：P92（1）輸出電阻RO受輸入狀態(tài)影響；（2）輸出的高低電平受輸入端數(shù)目的影響。 連接規(guī)律與非門T1T3T2或非門與非門：NMOS串，PMOS并；或非門：NMOS并，PMOS串。 二、帶緩沖級的CMOS與非門和或非門（1）帶緩沖級的CMOS與非門 或非門+緩沖器=與非門 （2）帶緩沖級的CMOS或非門（P93） 與非門+緩沖器=或非門 三、OD門 電路圖 電路符號1、引出OD門的

39、目的：（1）實(shí)現(xiàn)電平的轉(zhuǎn)換（2）實(shí)現(xiàn)線與。2、OD門的線與接法注意（1）外接電源可以和門電路電源VDD不同； （2）外接電阻RL的阻值要合適，以保證門正常工作。外接電阻RL的阻值的計(jì)算方法見課本P9496，自學(xué)掌握。四、CMOS傳輸門 工作原理:0vI VDDVGS(th)N時，T1導(dǎo)通； （2）當(dāng)C=1，C=0時 T1、T2均截止 輸入和輸出之間呈高阻態(tài)傳輸門截止 （1）當(dāng)C=0，C=1時 VGS(th)PVI VDD時，T2導(dǎo)通。 故0vIB31 0 0A3B21 0 0A2B11 0 0A1 B01 0 0A0B00 1 0A0=B00 0 1實(shí)例2：多位數(shù)值比較器（對兩個多位的二進(jìn)制數(shù)

40、進(jìn)行比較）原理：從高位比起，只有高位相等，才比較下一位只比較兩個四位數(shù)時，邏輯函數(shù)式為：若A、B是兩個多位數(shù)的高四位，則當(dāng)A=B時，就需要以低位的比較結(jié)果來決定兩個數(shù)的大小。 I(AB) 和 I(A=B) 是來自低位的比較結(jié)果只比較兩個四位數(shù)時，應(yīng)令I(lǐng)(AB)=0， I(A=B)=1 三、擴(kuò)展：用兩片CC14585組成一個8位數(shù)值比較器1、只要高位比較出大或小，低位就沒有必要比較了；3、 只比較四位數(shù)時，擴(kuò)展端不應(yīng)起作用；2、當(dāng)高四位全部相等時，需考慮低位的比較結(jié)果。因?yàn)閅（ AB）是用Y（AB）和Y（A=B）產(chǎn)生的，故只需輸入低位比較結(jié)果Y（AB）和Y（A=B）。 用來完成兩個二進(jìn)制數(shù)的大小

41、比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個二進(jìn)制數(shù)，輸出是比較的結(jié)果。 利用集成數(shù)值比較器的擴(kuò)展輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展要注意實(shí)際電路結(jié)構(gòu)，因?yàn)殡娐方Y(jié)構(gòu)不同，輸入擴(kuò)展端的用法也不完全一樣，使用時應(yīng)注意區(qū)別。數(shù)值比較器小結(jié)1、用譯碼器設(shè)計(jì)組合邏輯電路的方法；小結(jié)2、數(shù)據(jù)選擇器的概念及分類；3、數(shù)據(jù)選擇器的擴(kuò)展；4、用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路的方法；5、數(shù)據(jù)比較器的概念、類型、擴(kuò)展。作業(yè)： 4.10，4.12，4.15，4.16，4.19下次講：4.3.41、用譯碼器設(shè)計(jì)組合邏輯電路的方法；復(fù)習(xí)2、數(shù)據(jù)選擇器的概念及

42、分類；3、數(shù)據(jù)選擇器的擴(kuò)展；4、用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路的方法；5、數(shù)據(jù)比較器的概念、類型、擴(kuò)展。4.3.4 加法器一、定義二、分類三、加法器實(shí)例介紹 四、加法器應(yīng)用一、定義：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的器件稱為加法器。二、分類：半加器（一位半加器） 全加器（一位全加器、多位全加器）1、一位半加器對兩個1位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和三、加法器實(shí)例介紹輸 入輸 出ABSCO0000011010101101向高位的進(jìn)位2、一位全加器對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器

43、。 輸 入輸 出ABCISCO0000000110010100110110010101011100111111實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。 串行進(jìn)位加法器3、多位 加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度慢。超前進(jìn)位加法器目的：提高運(yùn)算速度。措施：減小或消除由于進(jìn)位信號逐級傳遞所耗費(fèi)的時間。具體實(shí)現(xiàn)辦法：通過邏輯電路事先算出每一位全加器的進(jìn)位輸入信號，而無需再從低位開始向高位逐位傳遞進(jìn)位信號了。（詳細(xì)分析見課本P194P196頁）四位超前進(jìn)位加法器實(shí)例介紹四、應(yīng)用：用加法器實(shí)現(xiàn)邏輯函數(shù) 1

44、、若能化成輸入變量與常量相加，則可用加法器實(shí)現(xiàn)； 例1、設(shè)計(jì)一個代碼轉(zhuǎn)換電路，將BCD代碼的 8421碼轉(zhuǎn)成余3碼。真值表電路連接圖：A3A2A1A0B3B2B1B0S3S2S1S0A B C D 0 0 1 1COCI2、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器實(shí)現(xiàn)。 例2、設(shè)計(jì)一電路，輸入為8421 BCD碼，要求：當(dāng)輸入小于5時，輸出為輸入數(shù)加2；當(dāng)輸入大于等于5時，輸出為輸入數(shù)加4。用4位加法器及基本邏輯門實(shí)現(xiàn)。 思路（1）將輸出表示為輸入變量與另一組變量之間的加法運(yùn)算；（2）將輸入變量接到加法器的一組輸入端，第二組變量用輸入變量的函數(shù)關(guān)系來表示，即可實(shí)現(xiàn)。解：根據(jù)題意

45、得真值表為：卡諾圖化簡： ABCB2=A+BD+BC BD令A(yù)3A2A1A0=ABCD，B3B2B1B0如上所示，CI=0，畫出實(shí)現(xiàn)電路即可。電路連接圖：B2=A+BD+BC 3、實(shí)現(xiàn)減法可用加法器實(shí)現(xiàn) 1位二進(jìn)制減法電路實(shí)現(xiàn)圖為：思考：若A，B均為四位二進(jìn)制數(shù)，應(yīng)如何連線？如何實(shí)現(xiàn)？?A-B=A+(B)COMP-2nA-B=A+(B)INV+1-2n 對兩個1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。 對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。 實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。按

46、照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。 加法器除用來實(shí)現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。加法器小結(jié)小結(jié)半加器、全加器的概念；加法器的應(yīng)用。作業(yè)： 4.26第三章復(fù)習(xí) 第一大重點(diǎn)：基本概念1、 邏輯電路分類： 組合邏輯電路 時序邏輯電路2、組合邏輯電路的特點(diǎn)： 動作特點(diǎn)：每一時刻的輸出僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)； 電路結(jié)構(gòu)特點(diǎn)：不包含記憶單元（或存儲單元。） 第二大重點(diǎn)：組合邏輯電路的分析步驟：根據(jù)電路寫出輸出表達(dá)式化簡（為使寫真值表簡單）寫出真值表說明功能。 第三大重點(diǎn)：組合邏輯電路的設(shè)計(jì)設(shè)計(jì)：已知實(shí)際邏輯問

47、題求實(shí)現(xiàn)該邏輯功能的最簡邏輯電路步驟：實(shí)際邏輯問題邏輯抽象邏輯真值表邏輯函數(shù)式根據(jù)要求選定所用器件：1、若選用SSI，化簡函數(shù)變換函數(shù)畫出實(shí)現(xiàn)電路；2、若選用MSI，變換函數(shù)畫出實(shí)現(xiàn)電路。邏輯抽象任務(wù):1、 分析事件的因果關(guān)系，確定輸入變量和輸出變量；2、 定義邏輯狀態(tài)的含義：用0或1表示輸入和輸出的不同狀態(tài)；3、 根據(jù)給定的因果關(guān)系列出邏輯真值表。 第四大重點(diǎn)：重要中規(guī)模器件及應(yīng)用 譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，注意字符顯示譯碼器與字符顯示器的正確連接。 二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)（或最小項(xiàng)的反函數(shù)），而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由n

48、位二進(jìn)制譯碼器加上合適的門電路即可實(shí)現(xiàn)任何形式輸入變量數(shù)不大于n的組合邏輯函數(shù)。 一、譯碼器 數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。 數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個變量處理。例，八選一數(shù)據(jù)選擇器的表達(dá)式為： 用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器確定地址變量對比要實(shí)現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)式，求Di畫連線圖。 二、數(shù)據(jù)選擇器三、加法器1、若輸出能化成輸入變量與常量相加，則可用加法器實(shí)現(xiàn)； 對兩個1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而

49、求得和及進(jìn)位的邏輯電路稱為半加器。 對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。加法器除用來實(shí)現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。2、若輸出能化成輸入變量與另一組變量相加，也可用加法器實(shí)現(xiàn)； 3、二進(jìn)制減法運(yùn)算也可用加法器實(shí)現(xiàn)，注意進(jìn)位端轉(zhuǎn)換為借位端的方法。 第二次小測驗(yàn)試題二、設(shè)計(jì)一個組合邏輯電路，輸入是2個2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實(shí)現(xiàn)。（可附加必要的門電路）三、試用一片四位二進(jìn)制全加器及最少的與非門

50、，將8421BCD碼轉(zhuǎn)換為2421BCD碼。 2421BCD的排列順序見課本P13頁。一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實(shí)現(xiàn)邏輯函數(shù)：第二次小測驗(yàn)試題答案解：1、 8選1數(shù)據(jù)選擇器CC4512的輸出表達(dá)式為：2、一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實(shí)現(xiàn)邏輯函數(shù)：3、令4、實(shí)現(xiàn)電路為：二、設(shè)計(jì)一個組合邏輯電路，輸入是2個2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實(shí)現(xiàn)。（可附加必要的門電路）解：1、設(shè)兩個二進(jìn)制數(shù)分別為AB、CD，輸出為Z4Z3Z2Z1，則根據(jù)題意得真值表為：ABCDZ4Z3Z2

51、Z1ABCDZ4Z3Z2Z10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 11 0 0

52、01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1Z4Z3Z2Z1ABCDZ4Z3Z2Z1ABCD實(shí)現(xiàn)電路為：A4A3A2A1Y4Y3Y2Y1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0

53、 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1B4B3B2B10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 1 1 00 1 1 00 1 1 00 1 1 00 1 1 0三、試用一片四位二進(jìn)制全加器及最少的與非門，將8421BCD碼轉(zhuǎn)換為2421BCD碼。被加數(shù)和加數(shù)？解：列出真值表如圖。B4=B1=0利用無關(guān)項(xiàng)將B3和B2化為最簡，并轉(zhuǎn)換為與非-與非式，最終畫出實(shí)現(xiàn)電路。第二次小測驗(yàn)試題二、設(shè)計(jì)一個組合邏輯電路，輸入是2個2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出

54、真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實(shí)現(xiàn)。（可附加必要的門電路）三、試用一片四位二進(jìn)制全加器及最少的與非門，將8421BCD碼轉(zhuǎn)換為2421BCD碼。 2421BCD的排列順序見課本P13頁。一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實(shí)現(xiàn)邏輯函數(shù)：第二次小測驗(yàn)試題答案解：1、 8選1數(shù)據(jù)選擇器CC4512的輸出表達(dá)式為：2、一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實(shí)現(xiàn)邏輯函數(shù)：3、令4、實(shí)現(xiàn)電路為：二、設(shè)計(jì)一個組合邏輯電路，輸入是2個2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實(shí)現(xiàn)。

55、（可附加必要的門電路）解：1、設(shè)兩個二進(jìn)制數(shù)分別為AB、CD，輸出為Z4Z3Z2Z1，則根據(jù)題意得真值表為：ABCDZ4Z3Z2Z1ABCDZ4Z3Z2Z10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0

56、 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1Z4Z3Z2Z1ABCDZ4Z3Z2Z1ABCD實(shí)現(xiàn)電路為：A4A3A2A1Y4Y3Y2Y1 0 0 0 0 0 0 0 1 0 0 1 0 0 0

57、 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1B4B3B2B10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 1 1 00 1 1 00 1 1 00 1 1 00 1 1 0三、試用一片四位二進(jìn)制全加器及最少的與非門，將8421BCD碼轉(zhuǎn)換為2421BCD碼。被加數(shù)和加數(shù)？解：列出真值表如圖。B4=B1=0利用無關(guān)項(xiàng)將B3和B2化為最簡，并轉(zhuǎn)換為與非-

58、與非式，最終畫出實(shí)現(xiàn)電路。5.1 概述 5.2 SR鎖存器5.35.5 電平觸發(fā)、脈沖觸發(fā)及邊沿觸發(fā)的觸發(fā)器（內(nèi)部結(jié)構(gòu)一般了解）5.6 觸發(fā)器的邏輯功能及描述方法描述第五章 觸發(fā)器（一次課）5.1概述1、定義： 觸發(fā)器（Flip Flop，簡寫為FF）是一能夠存儲一位二進(jìn)值信號的基本單元電路。2、基本特點(diǎn)：（1）具有兩個能自行保持的穩(wěn)定狀態(tài)0、1 ； (雙穩(wěn)態(tài)觸發(fā)器）。（2）可以置1或0狀態(tài)。3、類型：（1）按邏輯功能分：RS、JK、D、和T型觸發(fā)器等；（2）按觸發(fā)方式（電路結(jié)構(gòu)決定）分：電平觸發(fā)、脈沖觸發(fā)及邊沿觸發(fā)三種；（3）按存儲數(shù)據(jù)的原理不同分：靜態(tài)和動態(tài)觸發(fā)器。一、RS鎖存器的電路結(jié)構(gòu)

59、與動作特點(diǎn)5.2SR鎖存器正是由于引入反饋，才使電路具有記憶功能 !輸入RD=0, SD=0時0000設(shè)Q為觸發(fā)器的原狀態(tài)（現(xiàn)態(tài)），即觸發(fā)信號輸入前的狀態(tài)； Q*為觸發(fā)器的新狀態(tài)（次態(tài)），即觸發(fā)信號輸入后的狀態(tài)。二、功能分析101001輸出保持原狀態(tài)：010110輸出保持原狀態(tài)：保持！Q*=0 ，（Q*）=1Q=0 ，Q=1Q*=1 ，（Q*）=0Q=1 ，Q=0輸入RD=0, SD=1時01010110輸出變?yōu)椋?1001010輸出保持：置“1” ！Q=0 ，Q=1Q*=1，（Q*）=0Q=1 ，Q=0Q*=1，（Q*）=0輸入RD=1, SD=0時00110101輸出仍保持：1001010

60、1輸出變?yōu)椋褐谩?”！Q=0 ，Q=1Q=1 ，Q=0Q*=0，（Q*）=1Q*=0，（Q*）=1輸入RD=1, SD=1時1100輸出：全是0注意：當(dāng)RD、SD同時由1變?yōu)?時，翻轉(zhuǎn)快的門輸出變?yōu)?，另一個不得翻轉(zhuǎn)。因此，該狀態(tài)為不定狀態(tài)?；綬S觸發(fā)器的特性表約束條件：RD .SD=0 不定保持置0置100000011100110110100011011001110SD：直接置1端；RD：直接置0端。三、動作特點(diǎn)：直接置位，直接復(fù)位。四、存在問題：1、輸入端信號變化，輸出隨之變化，無法在時間上加以控制；2、存在約束條件：即RD .SD=0 。由與非門組成的基本SR鎖存器的電路結(jié)構(gòu)與圖形符號