1、一、單項(xiàng)選擇題（30分）9嵌套使用 IF語句，其綜合結(jié)果可實(shí)現(xiàn) A 。1以下描述錯(cuò)誤的是 C帶優(yōu)先級(jí)且條件相與的邏輯電路C三態(tài)控制電路10在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D 。條件相或的邏輯電路雙向控制電路QuartusII是 Altera 提供的 FPGA/CPLD集成開發(fā)環(huán)境Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一CMAX+plusII是 Altera 前一代 FPGA/CPLD 集成開發(fā)環(huán)境 QuartusII的更新?lián)Q代新產(chǎn)品if clkevent and clk = 1 thenCif clkeventand clk = 0 thenif fallin

2、g_edge(clk) thenif clkstable and not clk = 1 thenQuartusII完全支持 、Verilog的設(shè)計(jì)流程2以下工具中屬于FPGA/CPLD開發(fā)工具中的專用綜合器的是 B11下列那個(gè)流程是正確的基于 EDA軟件的 FPGA / CPLD設(shè)計(jì)流程 B原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測(cè)試原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測(cè)試C/HDL文本輸入功能仿真綜合編程下載適配硬件測(cè)試；原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測(cè)試12在 VHDL 語言中，下列對(duì)進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則ModelSi

3、mLeonardo SpectrumCActive HDL QuartusII3以下器件中屬于Xilinx 公司生產(chǎn)的是 CispLSI系列器件CXC9500 系列器件MAX 系列器件FLEX系列器件4以下關(guān)于信號(hào)和變量的描述中錯(cuò)誤的是 B的描述中，正確的是 A。信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線信號(hào)的定義范圍是結(jié)構(gòu)體、進(jìn)程PROCESS 為一無限循環(huán)語句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)C除了沒有方向說明以外，信號(hào)與實(shí)體的端口概念是一致的在進(jìn)程中不能將變量列入敏感信號(hào)列表中5以下關(guān)于狀態(tài)機(jī)的描述中正確的是 B敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所

4、有輸入信號(hào)C進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)與 Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期CMealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)以上都不對(duì)13下列語句中，不屬于并行語句的是 B進(jìn)程語句CASE 語句C元件例化語句WHEN語句14VHDL VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)6下列標(biāo)識(shí)符中， B 是不合法的標(biāo)識(shí)符。PP0ENDCNot_AcksigD7 CPLD 兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是 C 。IEEE庫(kù)VITAL庫(kù)CSTD 庫(kù)WORK 庫(kù)15VHD

5、L語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 D 。CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C早期的 CPLD是從 GAL的結(jié)構(gòu)擴(kuò)展而來器件外部特性C器件外部特性與內(nèi)部功能器件的綜合約束D器件的內(nèi)部功能在 Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬 CPLD結(jié)構(gòu)8綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中， D 是錯(cuò)誤的。二、EDA 名詞解釋，寫出下列縮寫的中文含義（10 分）1CPLD：復(fù)雜可編程邏輯器件2ASIC：專用集成電路綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程綜合

6、就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與 FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件3LUT：查找表4EDA：電子設(shè)計(jì)自動(dòng)化C為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束5ROM：只讀存儲(chǔ)器三、程序填空題（20分）射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）以下是一個(gè)模為 24（023）的8421BCD碼加法計(jì)數(shù)器 VHDL描述，請(qǐng)補(bǔ)充完整 +1;(:; :09); :0;Q程序編譯時(shí)，提示的錯(cuò)誤為： =9 0; 請(qǐng)回答問題：在程序中存在兩處錯(cuò)誤，試指出并修改正確（如果是缺少語句請(qǐng)指出應(yīng)該插入的行號(hào)） ）第9SIGNAL Q1 : RANGE 0 TO 9SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);（2）第11PROCESS(clk) 四、程序改錯(cuò)題（仔細(xì)閱讀下列程序后回答問題，12分）12345(:;6Q :