1、【W(wǎng)ord版本下載可任意編輯】 FPGA 電源排序解決方案 當(dāng)采用現(xiàn)場可編程門陣列(FPGA)開展設(shè)計(jì)時(shí)，電源排序是需要考慮的一個(gè)重要的方面。通常情況下，F(xiàn)PGA 供給商都規(guī)定了電源排序要求，因?yàn)橐粋€(gè)FPGA所需要的電源軌數(shù)量會(huì)從 3 個(gè)到 10 個(gè)以上不等。 通過遵循推薦的電源序列，可以防止在啟動(dòng)期間吸取過大的電流，這反過來又可防止器件受損。對一個(gè)系統(tǒng)中的電源開展排序可采用多種方法來完成。本文將詳細(xì)說明可根據(jù)系統(tǒng)所要求的復(fù)雜程度來實(shí)現(xiàn)的電源排序解決方案。 本文中所討論的電源排序解決方案為： 1. 把 PGOOD 引腳級聯(lián)至使能引腳； 2. 采用一個(gè)復(fù)位 IC 來實(shí)現(xiàn)排序； 3. 模擬上電 /

2、 斷電排序器； 4. 具有 PMBus接口的數(shù)字系統(tǒng)安康狀況監(jiān)視器。 方法一：把PGOOD 引腳級聯(lián)至使能引腳 實(shí)現(xiàn)排序的一種基本的成本效益型方法是把一個(gè)電源的電源良好(PG)引腳級聯(lián)至相繼的下一個(gè)電源的使能(EN) 引腳。 第二個(gè)電源在 PG 門限得到滿足（通常是在電源到達(dá)其終值的90% 之時(shí)）時(shí)開始接通。這種方法的優(yōu)勢是成本低，但是無法輕松地控制定時(shí)。在EN 引腳上增設(shè)一個(gè)電容器會(huì)在電路級之間引入定時(shí)延遲。然而，此方法在溫度變化和反復(fù)電源循環(huán)期間是不可靠的。而且，這種方法并不支持?jǐn)嚯娕判颉?方法二：采用一個(gè)復(fù)位 IC 來實(shí)現(xiàn)排序 另一種可以考慮的用于上電排序的簡單項(xiàng)選擇項(xiàng)是采用一個(gè)具有時(shí)間

3、延遲的復(fù)位 IC。當(dāng)采用此選項(xiàng)時(shí)，復(fù)位 IC 以嚴(yán)格的門限限值來監(jiān)視電源軌。一旦電源軌處于其終值的3%（或更小）以內(nèi)，復(fù)位 IC 將進(jìn)入由解決方案定義的等待周期，然后再執(zhí)行下一個(gè)電源軌的上電操作。該等待周期可以采用 EEPROM編程到復(fù)位 IC 中，也可利用外部電容器來設(shè)定。圖 2 示出了一款典型的多通道復(fù)位IC。采用復(fù)位 IC 來實(shí)現(xiàn)上電排序的優(yōu)點(diǎn)是解決方案處于受監(jiān)視的狀態(tài)。 必須在確認(rèn)每個(gè)電源軌都處在穩(wěn)壓范圍內(nèi)之后再釋放下一個(gè)電源軌，而且無需在電源轉(zhuǎn)換器上提供一個(gè)PGOOD 引腳。采用復(fù)位 IC 的電源排序解決方案的缺點(diǎn)是其并不實(shí)施斷電排序。 方法三：模擬上電 / 斷電排序器 實(shí)施上電排序

4、會(huì)比實(shí)施斷電排序更加容易。為了實(shí)現(xiàn)上電和斷電排序，人們推出了能夠相對于上電序列開展斷電序列的逆轉(zhuǎn)（序列 1）乃至混合（序列 2）的簡單模擬排序器。 在上電時(shí)，所有的標(biāo)記均保持在低電平，直到 EN 被拉至高電平為止。在 EN 被置為有效之后，每個(gè)標(biāo)記于一個(gè)內(nèi)部定時(shí)器計(jì)時(shí)結(jié)束后順序地變至漏極開路狀態(tài)（需要上拉電阻器）。斷電序列與上電序列相同，但次序正好相反。 級聯(lián)多個(gè)排序器 可以把排序器級聯(lián)在一起以支持多個(gè)電源軌，并在使能信號之間提供固定和可調(diào)的延遲時(shí)間。在圖 4 中，兩個(gè)排序器級聯(lián)在一起以實(shí)現(xiàn) 6 個(gè)有序的電源軌。上電時(shí)，AND 門確保第二個(gè)排序器在其接收到一個(gè) EN 信號且 C 電源軌被觸發(fā)之

5、前不被觸發(fā)。 斷電時(shí)，AND 門確保第二個(gè)排序器承受 EN 下降沿，而不考慮 C 輸出。OR 門確保di一個(gè)排序器由 EN 上升沿來觸發(fā)。斷電時(shí)，OR 門確保di一個(gè)排序器不能承受 EN 下降沿，直到 D 電源軌下降為止。這保證了上電和斷電排序，但并未提供一個(gè)受監(jiān)視的序列。 受監(jiān)視的上電 / 斷電排序 如圖 5 所示，通過簡單地在 FlagX 輸出和 PG 引腳之間增設(shè)幾個(gè) AND 門，就能給圖 4 中的電路添加受監(jiān)視的排序功能。在該例中，PS2 僅在 PS1 超過其終值的90% 的情況下使能。這種方法可提供一種低成本、受監(jiān)視的排序解決方案。 方法四：具有 PMBus 接口的數(shù)字系統(tǒng)安康狀況監(jiān)

6、視器 如果系統(tǒng)需要zui大的靈活性，那么可兼容 PMBus/I2C標(biāo)準(zhǔn)的數(shù)字系統(tǒng)安康狀況監(jiān)視器（比方：UCD90120A）是一種不錯(cuò)的解決方案。通過允許設(shè)計(jì)人員配置電源斜坡上升 / 下降時(shí)間、接通 / 關(guān)斷延遲、序列相關(guān)性、甚至包括電壓和電流監(jiān)視，此類解決方案可為任何排序需求提供zui大的控制。 數(shù)字系統(tǒng)安康狀況監(jiān)視器配有一個(gè)圖形用戶界面(GUI)，其可用于設(shè)置上電和斷電排序以及其他的系統(tǒng)參數(shù)（圖6）。另外，有些數(shù)字系統(tǒng)安康狀況監(jiān)視器還具有非易失性誤差和峰值記錄功能，可在發(fā)生欠壓事件的場合中幫助完成系統(tǒng)故障分析。 FPGA 排序要求實(shí)例諸如 Xilinx 或Altera等 FPGA 供給商在其產(chǎn)品手冊中提供了推薦或要求的上電序列，這些產(chǎn)品手冊可以很容易地在線查閱。不同的供給商之間、同一家供給商的不同F(xiàn)PGA 系列之間的排序要求存在差異。 另外，在產(chǎn)品手冊中還羅列了針對電源斜坡上升和關(guān)斷的定時(shí)要求。推薦的斷電序列通常是上電序列的倒序。圖 7 示出了上電排序的一個(gè)實(shí)例