模擬?

數(shù)字?OR模擬?

數(shù)字?OR1數(shù)字IC設(shè)計流程數(shù)字IC設(shè)計流程2數(shù)字IC設(shè)計流程確定項目需求制定芯片的具體指標系統(tǒng)級設(shè)計用系統(tǒng)建模語言對各個模塊描述前端設(shè)計RTL設(shè)計、RTL仿真、硬件原型驗證、電路綜合后端設(shè)計版圖設(shè)計、物理驗證、后仿真等1234數(shù)字IC設(shè)計流程確定項目需求制定芯片的具體指標系統(tǒng)級設(shè)計用系3具體指標物理指標制作工藝裸片面積封裝性能指標速度功耗功能指標功能描述接口定義具體指標物理指標制作工藝性能指標速度功能指標功能描述4前端設(shè)計與后端設(shè)計數(shù)字前端設(shè)計（front-end）以生成可以布局布線的網(wǎng)表(Netlist)為終點。數(shù)字后端設(shè)計（back-end

）以生成可以可以送交foundry進行流片的GDS2文件為終點。術(shù)語：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國際。。。前端設(shè)計與后端設(shè)計數(shù)字前端設(shè)計（front-end）數(shù)字后端5算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII對功能，時序，制造參數(shù)進行檢查TAPE-OUT綜合工具根據(jù)基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結(jié)構(gòu)布局布線工具根據(jù)基本單元庫的時序-幾何模型，將電路單元布局布線成為實際電路版圖數(shù)字IC設(shè)計流程算法模型RTLHDLNETLISTStandcellLAY6前端設(shè)計(RTLtoNetlist)RTL（RegisterTransferLevel）設(shè)計利用硬件描述語言，如verilog，對電路以寄存器之間的傳輸為基礎(chǔ)進行描述綜合：

將RTL級設(shè)計中所得的程序代碼翻譯成實際電路的各種元器件以及他們之間的連接關(guān)系，可以用一張表來表示，稱為門級網(wǎng)表（Netlist）。STA（StaticTimingAnalysis，靜態(tài)時序分析）：套用特定的時序模型（TimingModel），針對特定電路分析其是否違反設(shè)計者給定的時序限制（TimingConstraint）

RTLCode風格代碼檢查功能仿真邏輯綜合成功？綜合后仿真成功？STA成功？代碼修改約束修改NNNNetlist后端整個ASIC設(shè)計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復之前步驟，甚至重新設(shè)計RTL代碼。模擬電路設(shè)計的迭代次數(shù)甚至更多。。。前端設(shè)計(RTLtoNetlist)RTL（Reg7前端工具仿真和驗證

QUATURSIICadence的Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch,verilog-xl的集合。綜合Synopsys的DCCadence的RTLCompliler號稱時序，面積和功耗都優(yōu)于DC，但是仍然無法取代人們耳熟能詳?shù)腄C.BuildGates：與DC同期推出的綜合工具，但是在國內(nèi)基本上沒有什么市場，偶爾有幾家公司用。啟動命令：bg_shell–gui&前端工具仿真和驗證8后端設(shè)計（NetlisttoLayout）APR:AutoPlaceandRoute,自動布局布線ExtractRC:提取延時信息DRC：DesignRuleCheck，設(shè)計規(guī)則檢查。LVS：LayoutVersusSchematic，版圖電路圖一致性檢查。ARPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayoutEditN后端設(shè)計（NetlisttoLayout）APR:Aut9APR(AutoPlaceAndRoute,自動布局布線)芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/OPAD擺放）標準單元的布局時鐘樹綜合布線DFM（DesignForManufacturing)布局布線主要是通過EDA工具來完成的APR(AutoPlaceAndRoute,自動布局布10APR工具工具APRSynopsysASTROCadenceEncounterAPR工具工具APRSynopsysASTROCadence11布局布線流程布局布線流程12IO，電源和地的布置IO，電源和地的布置13指定平面布置圖指定平面布置圖14電源的規(guī)劃電源的規(guī)劃15電源布線電源布線16布線布線17ENCOUTER布局布線設(shè)計流程1、登錄服務(wù)器，進入終端，輸入：encounter，進入socencounterENCOUTER布局布線設(shè)計流程1、登錄服務(wù)器，進入終端，輸182、調(diào)入門級網(wǎng)表和庫網(wǎng)表文件：bin/accu_synth.v約束文件：bin/accu.sdc時序庫：hjtc18_ff.libhjtc18_ss.lib hjtc18_tt.libIO約束文件：bin/accu.io2、調(diào)入門級網(wǎng)表和庫19ImportdesignImportdesign203、在advanced的power里添加VDDGND3、在advanced的power里添加VDDGND21數(shù)字IC設(shè)計流程課件224、布圖規(guī)劃floorplan

一開始有默認值，但我們需要對自動布局的結(jié)果進來手工調(diào)整。

Floorplan→specifyFloorplan

我們需要芯片具體的尺寸要求改變里面的數(shù)值。將Ratio(H/W)改為1

將coreutilization改為0.5

將coretoleft/right/top/bottom改為104、布圖規(guī)劃floorplan23數(shù)字IC設(shè)計流程課件24數(shù)字IC設(shè)計流程課件255、creatpowerring在power里選擇powerplaning→addrings會彈出addring對話框5、creatpowerring26數(shù)字IC設(shè)計流程課件276、placementplace→standardcells然后place→placeFlipI/O6、placementplace→standardcell28數(shù)字IC設(shè)計流程課件297、Routeroute→nanoroute7、Routeroute→nanoroute30得到最后的布線圖得到最后的布線圖31時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘樹綜合的目的：低skew低clocklatency時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘32DFM(DesignForManufacturing)DFM：可制造性設(shè)計

DFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM主要考慮以下效應(yīng)：天線效應(yīng)Metalliftoff效應(yīng)Metalover-etching效應(yīng)DFM(DesignForManufacturing)33DFM天線效應(yīng)MetalliftoffMetalover-etchingDFM信號線太長造成由金屬線過窄造成由金屬過寬造成DFM天線效應(yīng)MetalliftoffMetalover34DRC（DesignRuleCheck）DesignRule：由于制造工藝與電路性能等原因，對版圖設(shè)計有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當具有一定間距，每一層金屬應(yīng)當具有一定密度等。DRC（DesignRuleCheck）Design35LVS（layoutversusschematic）LVS：LVS是為了檢查版圖文件功能與原有電路設(shè)計功能的一致性。LVS軟件根據(jù)標準單元庫設(shè)計者提供的cdl網(wǎng)表文件從版圖中提取電路網(wǎng)表。LVS（layoutversusschematic）L36后端設(shè)計的挑戰(zhàn)后端設(shè)計挑戰(zhàn)時鐘樹（clocktree）當生產(chǎn)工藝\小于0.18um時，因為布線而造成的時序差異和延遲常常超過模塊中電路設(shè)計的差異和延遲。交叉效應(yīng)（crosstalk）天線效應(yīng)（antennaeffect）當布線過長時產(chǎn)生的天線效應(yīng)會對電路的時序產(chǎn)生影響，解決的辦法是插入天線二極管?；旌想娐吩O(shè)計（mixed-signaldesign）后端設(shè)計的挑戰(zhàn)后端設(shè)計挑戰(zhàn)時鐘樹（clocktree）交叉37用人單位要求高級數(shù)字前端電路工程師

工作地點：成都

職位描述：

1.

完成公司ASIC數(shù)字前端的設(shè)計和驗證；

2.

配合數(shù)字后端部門完成ASIC的后端設(shè)計；

3.

配合測試部門完成ASIC的測試；

4.

完成相關(guān)文檔的整理與編寫。

任職要求：

1.

相關(guān)專業(yè)本科以上學歷；

2.

4-5年相關(guān)工作經(jīng)驗，具有獨立設(shè)計模塊、芯片能力；

3.

熟練掌握Verilog，熟悉芯片的仿真驗證方法，熟悉NC-SimCS,Quartus等EDA工具；熟悉ASIC設(shè)計流程；了解系統(tǒng)總線架構(gòu)和常用軟硬件接口協(xié)議。

4.

良好的溝通協(xié)調(diào)能力及團隊合作精神。

數(shù)字后端設(shè)計工程師

職位描述：

負責數(shù)字電路的綜合、自動布局布線、時鐘分析、時序修正、電源分析、信號完整性分析、物理驗證、代工廠tapeout等數(shù)字后端工作，協(xié)助前端工程師完成設(shè)計、驗證和時序分析，完成對代工廠數(shù)據(jù)交接和對客戶技術(shù)支持。

任職資格：

1.微電子相關(guān)專業(yè)，本科以上學歷。

2.熟悉SOC從RTL到GDS的完整設(shè)計流程；

3.能夠熟練使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、Calibre等相關(guān)設(shè)計工具的某一套或幾種；

4.較好的英文閱讀能力；

5.高效的學習能力和團對合作精神。

用人單位要求高級數(shù)字前端電路工程師

工作地點：成都

38謝謝謝謝39后端設(shè)計的挑戰(zhàn)單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容1234后端設(shè)計的挑戰(zhàn)單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)40單擊此處添加標題此處添加內(nèi)容此處添加內(nèi)容此處添加內(nèi)容雙擊添加單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加標題此處添加內(nèi)容此處添加內(nèi)容此處添加內(nèi)容雙擊添加41單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容雙擊添加單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加標題單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容雙擊添加單擊42單擊此處添加標題單擊此處添加段落文字內(nèi)容此處添加內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加標題單擊此處添加此處添加內(nèi)容此處添加內(nèi)容單擊此處43單擊此處添加標題單擊添加單擊添加內(nèi)容文字單擊添加單擊添加內(nèi)容文字單擊添加單擊添加內(nèi)容文字單擊添加單擊添加內(nèi)容文字單擊此處添加標題單擊添加單擊添加內(nèi)容文字單擊添加單擊添加內(nèi)容44單擊此處添加標題單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加標題單擊此處添加段落文字內(nèi)容單擊此處添加段落文字45Encounter界面返回Encounter界面返回46布圖：

RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/OPAD擺放布圖：

RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/O47布局(Placement)

自動放置標準單元布局(Placement)

自動放置標準單元48時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘樹綜合的目的：低skew低clocklatency時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘49布線(Routing)

將分布在芯片核內(nèi)的模塊、標準單元和輸入輸出接口單元（I/Opad）按邏輯關(guān)系進行互連布線(Routing)

將分布在芯片核內(nèi)的模塊、標準單元和輸50演講完畢，謝謝觀看！演講完畢，謝謝觀看！51模擬?

數(shù)字?OR模擬?

數(shù)字?OR52數(shù)字IC設(shè)計流程數(shù)字IC設(shè)計流程53數(shù)字IC設(shè)計流程確定項目需求制定芯片的具體指標系統(tǒng)級設(shè)計用系統(tǒng)建模語言對各個模塊描述前端設(shè)計RTL設(shè)計、RTL仿真、硬件原型驗證、電路綜合后端設(shè)計版圖設(shè)計、物理驗證、后仿真等1234數(shù)字IC設(shè)計流程確定項目需求制定芯片的具體指標系統(tǒng)級設(shè)計用系54具體指標物理指標制作工藝裸片面積封裝性能指標速度功耗功能指標功能描述接口定義具體指標物理指標制作工藝性能指標速度功能指標功能描述55前端設(shè)計與后端設(shè)計數(shù)字前端設(shè)計（front-end）以生成可以布局布線的網(wǎng)表(Netlist)為終點。數(shù)字后端設(shè)計（back-end

）以生成可以可以送交foundry進行流片的GDS2文件為終點。術(shù)語：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國際。。。前端設(shè)計與后端設(shè)計數(shù)字前端設(shè)計（front-end）數(shù)字后端56算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII對功能，時序，制造參數(shù)進行檢查TAPE-OUT綜合工具根據(jù)基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結(jié)構(gòu)布局布線工具根據(jù)基本單元庫的時序-幾何模型，將電路單元布局布線成為實際電路版圖數(shù)字IC設(shè)計流程算法模型RTLHDLNETLISTStandcellLAY57前端設(shè)計(RTLtoNetlist)RTL（RegisterTransferLevel）設(shè)計利用硬件描述語言，如verilog，對電路以寄存器之間的傳輸為基礎(chǔ)進行描述綜合：

將RTL級設(shè)計中所得的程序代碼翻譯成實際電路的各種元器件以及他們之間的連接關(guān)系，可以用一張表來表示，稱為門級網(wǎng)表（Netlist）。STA（StaticTimingAnalysis，靜態(tài)時序分析）：套用特定的時序模型（TimingModel），針對特定電路分析其是否違反設(shè)計者給定的時序限制（TimingConstraint）

RTLCode風格代碼檢查功能仿真邏輯綜合成功？綜合后仿真成功？STA成功？代碼修改約束修改NNNNetlist后端整個ASIC設(shè)計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復之前步驟，甚至重新設(shè)計RTL代碼。模擬電路設(shè)計的迭代次數(shù)甚至更多。。。前端設(shè)計(RTLtoNetlist)RTL（Reg58前端工具仿真和驗證

QUATURSIICadence的Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch,verilog-xl的集合。綜合Synopsys的DCCadence的RTLCompliler號稱時序，面積和功耗都優(yōu)于DC，但是仍然無法取代人們耳熟能詳?shù)腄C.BuildGates：與DC同期推出的綜合工具，但是在國內(nèi)基本上沒有什么市場，偶爾有幾家公司用。啟動命令：bg_shell–gui&前端工具仿真和驗證59后端設(shè)計（NetlisttoLayout）APR:AutoPlaceandRoute,自動布局布線ExtractRC:提取延時信息DRC：DesignRuleCheck，設(shè)計規(guī)則檢查。LVS：LayoutVersusSchematic，版圖電路圖一致性檢查。ARPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayoutEditN后端設(shè)計（NetlisttoLayout）APR:Aut60APR(AutoPlaceAndRoute,自動布局布線)芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/OPAD擺放）標準單元的布局時鐘樹綜合布線DFM（DesignForManufacturing)布局布線主要是通過EDA工具來完成的APR(AutoPlaceAndRoute,自動布局布61APR工具工具APRSynopsysASTROCadenceEncounterAPR工具工具APRSynopsysASTROCadence62布局布線流程布局布線流程63IO，電源和地的布置IO，電源和地的布置64指定平面布置圖指定平面布置圖65電源的規(guī)劃電源的規(guī)劃66電源布線電源布線67布線布線68ENCOUTER布局布線設(shè)計流程1、登錄服務(wù)器，進入終端，輸入：encounter，進入socencounterENCOUTER布局布線設(shè)計流程1、登錄服務(wù)器，進入終端，輸692、調(diào)入門級網(wǎng)表和庫網(wǎng)表文件：bin/accu_synth.v約束文件：bin/accu.sdc時序庫：hjtc18_ff.libhjtc18_ss.lib hjtc18_tt.libIO約束文件：bin/accu.io2、調(diào)入門級網(wǎng)表和庫70ImportdesignImportdesign713、在advanced的power里添加VDDGND3、在advanced的power里添加VDDGND72數(shù)字IC設(shè)計流程課件734、布圖規(guī)劃floorplan

一開始有默認值，但我們需要對自動布局的結(jié)果進來手工調(diào)整。

Floorplan→specifyFloorplan

我們需要芯片具體的尺寸要求改變里面的數(shù)值。將Ratio(H/W)改為1

將coreutilization改為0.5

將coretoleft/right/top/bottom改為104、布圖規(guī)劃floorplan74數(shù)字IC設(shè)計流程課件75數(shù)字IC設(shè)計流程課件765、creatpowerring在power里選擇powerplaning→addrings會彈出addring對話框5、creatpowerring77數(shù)字IC設(shè)計流程課件786、placementplace→standardcells然后place→placeFlipI/O6、placementplace→standardcell79數(shù)字IC設(shè)計流程課件807、Routeroute→nanoroute7、Routeroute→nanoroute81得到最后的布線圖得到最后的布線圖82時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘樹綜合的目的：低skew低clocklatency時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘83DFM(DesignForManufacturing)DFM：可制造性設(shè)計

DFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM主要考慮以下效應(yīng)：天線效應(yīng)Metalliftoff效應(yīng)Metalover-etching效應(yīng)DFM(DesignForManufacturing)84DFM天線效應(yīng)MetalliftoffMetalover-etchingDFM信號線太長造成由金屬線過窄造成由金屬過寬造成DFM天線效應(yīng)MetalliftoffMetalover85DRC（DesignRuleCheck）DesignRule：由于制造工藝與電路性能等原因，對版圖設(shè)計有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當具有一定間距，每一層金屬應(yīng)當具有一定密度等。DRC（DesignRuleCheck）Design86LVS（layoutversusschematic）LVS：LVS是為了檢查版圖文件功能與原有電路設(shè)計功能的一致性。LVS軟件根據(jù)標準單元庫設(shè)計者提供的cdl網(wǎng)表文件從版圖中提取電路網(wǎng)表。LVS（layoutversusschematic）L87后端設(shè)計的挑戰(zhàn)后端設(shè)計挑戰(zhàn)時鐘樹（clocktree）當生產(chǎn)工藝\小于0.18um時，因為布線而造成的時序差異和延遲常常超過模塊中電路設(shè)計的差異和延遲。交叉效應(yīng)（crosstalk）天線效應(yīng)（antennaeffect）當布線過長時產(chǎn)生的天線效應(yīng)會對電路的時序產(chǎn)生影響，解決的辦法是插入天線二極管?；旌想娐吩O(shè)計（mixed-signaldesign）后端設(shè)計的挑戰(zhàn)后端設(shè)計挑戰(zhàn)時鐘樹（clocktree）交叉88用人單位要求高級數(shù)字前端電路工程師

工作地點：成都

職位描述：

1.

完成公司ASIC數(shù)字前端的設(shè)計和驗證；

2.

配合數(shù)字后端部門完成ASIC的后端設(shè)計；

3.

配合測試部門完成ASIC的測試；

4.

完成相關(guān)文檔的整理與編寫。

任職要求：

1.

相關(guān)專業(yè)本科以上學歷；

2.

4-5年相關(guān)工作經(jīng)驗，具有獨立設(shè)計模塊、芯片能力；

3.

熟練掌握Verilog，熟悉芯片的仿真驗證方法，熟悉NC-SimCS,Quartus等EDA工具；熟悉ASIC設(shè)計流程；了解系統(tǒng)總線架構(gòu)和常用軟硬件接口協(xié)議。

4.

良好的溝通協(xié)調(diào)能力及團隊合作精神。

數(shù)字后端設(shè)計工程師

職位描述：

負責數(shù)字電路的綜合、自動布局布線、時鐘分析、時序修正、電源分析、信號完整性分析、物理驗證、代工廠tapeout等數(shù)字后端工作，協(xié)助前端工程師完成設(shè)計、驗證和時序分析，完成對代工廠數(shù)據(jù)交接和對客戶技術(shù)支持。

任職資格：

1.微電子相關(guān)專業(yè)，本科以上學歷。

2.熟悉SOC從RTL到GDS的完整設(shè)計流程；

3.能夠熟練使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、Calibre等相關(guān)設(shè)計工具的某一套或幾種；

4.較好的英文閱讀能力；

5.高效的學習能力和團對合作精神。

用人單位要求高級數(shù)字前端電路工程師

工作地點：成都

89謝謝謝謝90后端設(shè)計的挑戰(zhàn)單擊此處添加段落文字內(nèi)容單擊此處添加段落文字