(最新整理)Zynq7000可編程邏輯資源PL2021/7/261(最新整理)Zynq7000可編程邏輯資源PL2021/7/XilinxAllProgrammable

Zynq-7000SoC設(shè)計(jì)指南2021/7/262XilinxAllProgrammable

Zynq-7

可編程邏輯資源內(nèi)容包括可編程邏輯資源概述、可編程邏輯資源功能兩個(gè)部分。在可編程邏輯資源功能部分，詳細(xì)的介紹了CLB和LUT、時(shí)鐘管理單元、塊存儲(chǔ)器、數(shù)字信號(hào)處理單元、輸入和輸出、低功耗串行收發(fā)器、PCI-E模塊、XADC模塊和配置等內(nèi)容。2021/7/263可編程邏輯資源內(nèi)容包括2021/7/263Zynq-7000系列的全可編程平臺(tái)在單個(gè)器件內(nèi)，集成了功能豐富的基于雙核ARMCortex-A9處理器的處理器系統(tǒng)PS和Xiinx可編程邏輯PL。Zynq-7000EPP系列中的每個(gè)器件包含相同的PS，然而每個(gè)器件內(nèi)的PL和I/O資源有所不同。兩個(gè)較小EPP器件（Z-7010和Z-7020）的PL基于Artix-7FPGA邏輯。兩個(gè)較大EPP器件（Z-7030和Z-7045）的PL基于Kintex-7FPGA邏輯。

可編程邏輯資源2021/7/264Zynq-7000系列的全可編程平臺(tái)在單個(gè)器件內(nèi)，集成了通過(guò)使用多個(gè)接口和超過(guò)3000個(gè)連接的其它信號(hào)，PS和PL可以緊密或者松散的耦合在一起。這使得設(shè)計(jì)者能高效地將PL內(nèi)用戶創(chuàng)建的硬件加速器和其它的功能進(jìn)行集成。它們可以被處理器訪問(wèn)。它們也可以訪問(wèn)PS內(nèi)的存儲(chǔ)器資源。

可編程邏輯資源2021/7/265通過(guò)使用多個(gè)接口和超過(guò)3000個(gè)連接的其它信號(hào)，PS可編程Zynq系統(tǒng)總是最先啟動(dòng)PS內(nèi)的處理器，這樣允許使用基于軟件中心的方法對(duì)PL進(jìn)行配置。對(duì)PL的配置作為系統(tǒng)啟動(dòng)的一部分，或者在將來(lái)的某個(gè)時(shí)間點(diǎn)上對(duì)其進(jìn)行配置。PL可以全部地重新配置或者在使用的時(shí)候部分動(dòng)態(tài)地重新配置（PartialReconfiguration,PR）。PR允許只配置PL的一部分。這使得可以選擇對(duì)設(shè)計(jì)進(jìn)行修改，比如：更新系數(shù)或者在必要的時(shí)候，替換算法來(lái)實(shí)現(xiàn)時(shí)分復(fù)用PL資源。后者類似于動(dòng)態(tài)地加載和卸載軟件模塊。PL的配置數(shù)據(jù)稱為比特流。

可編程邏輯資源2021/7/266Zynq系統(tǒng)總是最先啟動(dòng)PS內(nèi)的處理器，這樣允許使用可編程PL有一個(gè)和PS分開(kāi)的供電域這使能用戶通過(guò)將PL斷電來(lái)降低功耗。在這個(gè)模式下，PL無(wú)靜態(tài)和動(dòng)態(tài)功耗。這樣，顯著地降低了器件的功耗。當(dāng)不使用這個(gè)模式時(shí)，必須重配置PL。用戶需要考慮在特殊應(yīng)用場(chǎng)合下，重新配置PL的時(shí)間，這個(gè)時(shí)間根據(jù)比特流的大小而有所不同。

可編程邏輯資源2021/7/267PL有一個(gè)和PS分開(kāi)的供電域可編程邏輯資源2021/7/PL提供了用戶可配置的豐富的結(jié)構(gòu)能力。關(guān)鍵特性包括：可配置的邏輯塊（CLB）6輸入查找表。LUT內(nèi)的存儲(chǔ)器能力。寄存器和移位寄存器功能。級(jí)聯(lián)的加法器。36Kb塊RAM雙端口。最大72位寬度?？膳渲脼殡p18Kb?？删幊痰腇IFO邏輯。內(nèi)建的糾錯(cuò)電路。

可編程邏輯資源2021/7/268PL提供了用戶可配置的豐富的結(jié)構(gòu)能力。關(guān)鍵特性包括：可編程數(shù)字信號(hào)處理-DSP48E1Slice25×18二進(jìn)制補(bǔ)碼乘法器/加法器高分辨率（48位）信號(hào)處理器。節(jié)約功耗的25位預(yù)加法器，用于優(yōu)化對(duì)稱的濾波器應(yīng)用。高級(jí)屬性：可選的流水線、可選的ALU和用于級(jí)聯(lián)的專用總線。時(shí)鐘管理用于低抖動(dòng)時(shí)鐘分配的高速緩沖區(qū)和布線。頻率合成和相位移動(dòng)。低抖動(dòng)時(shí)鐘生成功能和抖動(dòng)過(guò)濾。

可編程邏輯資源2021/7/269數(shù)字信號(hào)處理-DSP48E1Slice可編程邏輯資源20可配置的I/O高性能SelectIO技術(shù)。集成在封裝內(nèi)的高頻去耦合電容，用于擴(kuò)展的信號(hào)完整性。數(shù)控阻抗，能在三態(tài)下用于最低功耗，高速I/O操作。大范圍（HR）I/O支持1.2V~3.3V。高性能（HP）I/O支持1.2V~1.8V。低功耗串行收發(fā)器高性能收發(fā)器最大能到達(dá)12.5Gb/s（GTX）。用于芯片-芯片接口的低功耗模式優(yōu)化。高級(jí)的預(yù)發(fā)送、后加重，以及接收器線性CTLE，以及判決反饋均衡（DecisionFeedbackEqualization，DFE），包括用于額外余量的自適應(yīng)均衡。

可編程邏輯資源2021/7/2610可配置的I/O可編程邏輯資源2021/7/2610XADC（模擬-數(shù)字轉(zhuǎn)換器）雙12比特1Msps模擬-數(shù)字轉(zhuǎn)換器（ADC）。最大17個(gè)靈活和用戶可配置模擬輸入。片上或者外部參考選擇。片上溫度（±4℃最大誤差）和供電（±1%最大誤差）傳感器。連續(xù)JTAG訪問(wèn)ADC測(cè)量。

可編程邏輯資源2021/7/2611XADC（模擬-數(shù)字轉(zhuǎn)換器）可編程邏輯資源2021/7/2可編程邏輯資源

--可編程邏輯資源功能可編程邏輯資源功能主要包括：CLB時(shí)鐘管理BRAMDSPSlice輸入/輸出串行收發(fā)器PCI-E模塊XADC配置2021/7/2612可編程邏輯資源

--可編程邏輯資源功能可編程邏輯資源功

可編程邏輯資源

--可編程邏輯資源功能CLB，Slice和LUTZynq-7000內(nèi)的LUT可以配置為一個(gè)帶有1個(gè)輸出的6輸入LUT（64位ROM）或者帶有獨(dú)立輸出和公共地址/邏輯輸入的兩個(gè)5輸入LUT（32位ROM）。每個(gè)LUT的輸出能選擇使用觸發(fā)器進(jìn)行寄存。一個(gè)Slice由4個(gè)這樣的LUT、8個(gè)觸發(fā)器、多路復(fù)用器和算術(shù)進(jìn)位邏輯構(gòu)成。兩個(gè)Slice構(gòu)成一個(gè)CLB。每個(gè)LUT的一個(gè)觸發(fā)器可以選擇配置為鎖存器。2021/7/2613可編程邏輯資源

--可編程邏輯資源功能所有Slice中間25-50%也使用LUT作為分布式的64位RAM或者32位移位寄存器（SRL32）或者兩個(gè)SRL16。現(xiàn)代綜合工具利用了這些高性能邏輯、算術(shù)和存儲(chǔ)器特性。Zynq-7000內(nèi)的LUT可以配置為一個(gè)帶有1個(gè)輸出的6輸入LUT（64位ROM）或者帶有獨(dú)立輸出和公共地址/邏輯輸入的兩個(gè)5輸入LUT（32位ROM）。每個(gè)LUT的輸出能使用觸發(fā)器進(jìn)行寄存。一個(gè)Slice由4個(gè)這樣的LUT、8個(gè)觸發(fā)器、多路復(fù)用器和算術(shù)進(jìn)位邏輯構(gòu)成。兩個(gè)Slice構(gòu)成一個(gè)CLB。每個(gè)LUT的一個(gè)觸發(fā)器可以選擇配置為鎖存器?？删幊踢壿嬞Y源

--可編程邏輯資源功能2021/7/2614所有Slice中間25-50%也使用LUT作為分布式的64位混合模式時(shí)鐘管理器和相位鎖相環(huán)混合模式時(shí)鐘管理器（Mixed-modeclockmanager，MMCM）和相位鎖相環(huán)（PhaseLockLoop，PLL）共享很多特性?？删幊踢壿嬞Y源功能--時(shí)鐘管理它們都能作為一個(gè)頻率合成器，用于寬范圍的頻率和輸入時(shí)鐘的抖動(dòng)過(guò)濾器。這些元件的中心是一個(gè)壓控振蕩器（VoltageControlledOscillator，VCO），來(lái)自相位檢測(cè)器（PFD）的電壓送到VCO，根據(jù)計(jì)算，升高或者降低VCO輸出頻率。2021/7/2615混合模式時(shí)鐘管理器和相位鎖相環(huán)混合模式時(shí)鐘管理器（MixedMMCM有三組可編程的頻率分頻器：D，M和O。預(yù)分頻器D（通過(guò)配置或者之后通過(guò)動(dòng)態(tài)配置端口（DynamicConfigurationPort，DRP）編程），降低了輸入頻率。然后，將其送到傳統(tǒng)PLL相位/頻率比較器的一個(gè)輸入。反饋分頻器M（通過(guò)配置或者之后通過(guò)DRP編程），作為一個(gè)乘法器。這是由于在送到相位比較器的其它輸入之前，將VCO的輸出頻率進(jìn)行分頻。必須合理地選擇D和M的值，以確保VCO工作在它指定的頻率范圍內(nèi)?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2616MMCM有三組可編程的頻率分頻器：D，M和O?？删幊踢壿嬞Y源VCO有8個(gè)等間距的輸出相位（0o，45o，90o，135o，180o，225o，270o和315o）。每個(gè)都可以被選擇驅(qū)動(dòng)一個(gè)輸出分頻器（6個(gè)用于PLL，O0-O5；7個(gè)用于MMCM，O0-O6）。通過(guò)配置，可以對(duì)每一個(gè)進(jìn)行編程實(shí)現(xiàn)1-128內(nèi)的分頻。MMCM和PLL有三個(gè)輸入抖動(dòng)過(guò)濾選項(xiàng)：低帶寬模式有最好的抖動(dòng)衰減。高帶寬模式有最好的相位偏移。優(yōu)化模式允許工具找到最好的設(shè)置?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2617VCO有8個(gè)等間距的輸出相位（0o，45o，90o，13

MMCM額外的可編程特性MMCM在反饋路徑（作為乘法器）或者輸出路徑上有一個(gè)小數(shù)計(jì)數(shù)器。小數(shù)計(jì)數(shù)器允許非整數(shù)的1/8遞增。因此，增加了合成頻率的能力。根據(jù)VCO的頻率，MMCM也能提供較小增量的固定相位移動(dòng)或者動(dòng)態(tài)相位移動(dòng)。比如：在1600MHz頻率下，相位移動(dòng)的時(shí)序遞增是11.2ps?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2618MMCM額外的可編程特性可編程邏輯資源功

時(shí)鐘分配每個(gè)Zynq-7000EPP器件提供了6個(gè)不同類型的時(shí)鐘線（BUFG，BUFR，BUFIO，BUFH，BUFMR和高性能時(shí)鐘），用來(lái)解決不同的時(shí)鐘要求。包括：高扇出、短傳播延遲和極低的抖動(dòng)。可編程邏輯資源功能--時(shí)鐘管理2021/7/2619時(shí)鐘分配可編程邏輯資源功能2021/7/全局時(shí)鐘線在Zynq-7000EPP器件中，32個(gè)全局時(shí)鐘線提供了最高的扇出。它能到達(dá)每個(gè)觸發(fā)器的時(shí)鐘、時(shí)鐘使能和置位/復(fù)位，以及數(shù)量眾多的邏輯輸入。在任何時(shí)鐘域內(nèi)，有12個(gè)全局時(shí)鐘線，可以通過(guò)水平時(shí)鐘緩沖區(qū)（BUFH）驅(qū)動(dòng)。可以單獨(dú)使能/禁止每個(gè)BUFH，這樣允許關(guān)閉時(shí)鐘域內(nèi)的時(shí)鐘。因此，為時(shí)鐘域的功耗提供了更好的顆粒度控制。可編程邏輯資源功能--時(shí)鐘管理2021/7/2620全局時(shí)鐘線可編程邏輯資源功能2021/7/2620全局時(shí)鐘線可以通過(guò)全局時(shí)鐘緩沖區(qū)驅(qū)動(dòng)，該緩沖區(qū)能執(zhí)行無(wú)毛刺的時(shí)鐘復(fù)用和時(shí)鐘使能功能。通常由CMT驅(qū)動(dòng)全局時(shí)鐘，它能徹底的消除基本時(shí)鐘分配延遲?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2621全局時(shí)鐘線可以通過(guò)全局時(shí)鐘緩沖區(qū)驅(qū)動(dòng)，該緩沖區(qū)能執(zhí)行無(wú)毛刺的

區(qū)域時(shí)鐘區(qū)域時(shí)鐘能驅(qū)動(dòng)它所在區(qū)域內(nèi)的所有時(shí)鐘。

注：一個(gè)區(qū)域定義為任何一個(gè)區(qū)域，這個(gè)區(qū)域有50個(gè)I/O，以及50個(gè)CLB高及一半的器件寬度。Zynq-7000EPP器件有8~24個(gè)區(qū)域。在每個(gè)區(qū)域有4個(gè)區(qū)域時(shí)鐘跟蹤。每個(gè)區(qū)域時(shí)鐘緩沖區(qū)可以由4個(gè)時(shí)鐘功能輸入引腳中的一個(gè)驅(qū)動(dòng)，可選擇從1-8中的任何一個(gè)整數(shù)對(duì)該時(shí)鐘分頻?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2622區(qū)域時(shí)鐘可編程邏輯資源功能2021/7/

I/O時(shí)鐘I/O時(shí)鐘特別的快，用于一些I/O邏輯和串行化器/解串行化器（SerDes）電路。

Zynq-7000全可編程平臺(tái)提供了來(lái)自MMCM到I/O的直接連接。這些連接主要用于低抖動(dòng)，高性能的接口?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2623I/O時(shí)鐘可編程邏輯資源功能2021/7/2每個(gè)Zynq-7000有60~465個(gè)雙端口BRAM，每個(gè)容量為36Kb。每個(gè)BRAM有兩個(gè)獨(dú)立的端口。可編程邏輯資源功能--塊存儲(chǔ)器2021/7/2624每個(gè)Zynq-7000有60~465個(gè)雙端口BRAM，每個(gè)容同步操作每個(gè)存儲(chǔ)器的讀或者寫(xiě)訪問(wèn)由時(shí)鐘控制。將所有的輸入、數(shù)據(jù)、地址、時(shí)鐘使能和寫(xiě)使能進(jìn)行寄存。總是由時(shí)鐘驅(qū)動(dòng)輸入地址。

并且，一直保持?jǐn)?shù)據(jù)，直到下一個(gè)操作。一個(gè)可選的輸出數(shù)據(jù)流水線寄存器，該寄存器通過(guò)一個(gè)額外時(shí)鐘周期的延遲，以允許較高速的時(shí)鐘。在寫(xiě)操作期間，數(shù)據(jù)的輸出為前面所保存的數(shù)據(jù)，或者是新寫(xiě)入的數(shù)據(jù)，或者保持不變。可編程邏輯資源功能--塊存儲(chǔ)器2021/7/2625同步操作可編程邏輯資源功能2021/7/2625

可編程數(shù)據(jù)寬度每個(gè)端口可以配置為32K×1、16K×2、8K×4、4K×9（或者8）、2K×18（或者16）、1K×36（或者32）、或者512×72（或者64）。兩個(gè)端口可以有不同的寬度，并且沒(méi)有任何限制。

每個(gè)BRAM能分割為兩個(gè)完全獨(dú)立的18KbBRAM。每個(gè)BRAM能配置成任何長(zhǎng)寬比，范圍從16K×1到512×36。前面描述的用于36Kb的BRAM的所有內(nèi)容也可以應(yīng)用到每個(gè)較小的18KbBRAM?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2626可編程數(shù)據(jù)寬度可編程邏輯資源功能2021

只有在簡(jiǎn)單雙端口（SimpleDual-Port，SDP）模式下，數(shù)據(jù)寬度大于18比特（18KbRAM）或者36比特（36KbRAM）才能訪問(wèn)。

在這種模式下，一個(gè)端口專門(mén)用于讀操作，另一個(gè)端口用于寫(xiě)操作。在SDP模式下，一側(cè)（讀或者寫(xiě)）是可以變化的，而另一側(cè)被固定為32/36位或者64/72位。

可編程邏輯資源功能--塊存儲(chǔ)器2021/7/2627只有在簡(jiǎn)單雙端口（SimpleDual-Port，SDP雙端口36KbRAM的所有兩側(cè)，其寬度都是可變的。

可以將兩個(gè)相鄰的36KbBRAM配置為一個(gè)64Kx1雙端口RAM。并且，不需要任何額外的邏輯?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2628雙端口36KbRAM的所有兩側(cè)，其寬度都是可變的?？删幊踢?/p>

錯(cuò)誤檢測(cè)和糾錯(cuò)每個(gè)64位寬度的BRAM都能產(chǎn)生、保存和利用8個(gè)額外的海明碼比特。并且，在讀操作過(guò)程中執(zhí)行單個(gè)比特為錯(cuò)誤的糾錯(cuò)和兩個(gè)比特位的檢錯(cuò)（ECC）。當(dāng)寫(xiě)到外部64-72位寬度的存儲(chǔ)器或者從64-72位外部存儲(chǔ)器讀時(shí)，也能使用ECC邏輯?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2629錯(cuò)誤檢測(cè)和糾錯(cuò)可編程邏輯資源功能2021/

FIFO控制器內(nèi)建的FIFO控制器用于單時(shí)鐘（同步）或者雙時(shí)鐘（異步或者多率）操作，遞增內(nèi)部的地址和提供4個(gè)握手信號(hào)。這些握手信號(hào)線包括：滿標(biāo)志、空標(biāo)志、幾乎滿標(biāo)志和幾乎空標(biāo)志。可以自由地編程幾乎滿和幾乎空標(biāo)志。類似于BRAM，也可以對(duì)FIFO寬度和深度編程。但是，寫(xiě)端口和讀端口的寬度總是相同。可編程邏輯資源功能--塊存儲(chǔ)器2021/7/2630FIFO控制器可編程邏輯資源功能20首字跌落（FirstWordFall-Through，F(xiàn)WFT）模式即第一個(gè)寫(xiě)入的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸出端（甚至在讀操作前）。當(dāng)讀取第一個(gè)字后，這個(gè)模式和標(biāo)準(zhǔn)的模式就沒(méi)有差別了?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2631首字跌落（FirstWordFall-Through，F(xiàn)DSP應(yīng)用使用大量的二進(jìn)制乘法器和累加器，可以在專用的DSP切片內(nèi)最好地實(shí)現(xiàn)。所有Zynq-7000器件都有很多專用的、全定制的、低功耗的DSP切片，將小尺寸和高速結(jié)合在一起，同時(shí)保持了系統(tǒng)設(shè)計(jì)的靈活性。每個(gè)DSP切片由一個(gè)專用的25×16比特的二進(jìn)制補(bǔ)碼乘法器和一個(gè)48比特的累加器組成。它們的最高工作頻率為741MHz?？梢詣?dòng)態(tài)地旁路掉乘法器?？删幊踢壿嬞Y源功能--數(shù)字信號(hào)處理DSPslice2021/7/2632DSP應(yīng)用使用大量的二進(jìn)制乘法器和累加器，可以在?？删幊踢壿媰蓚€(gè)48位的輸入能送到一個(gè)單指令多數(shù)據(jù)流（SingleInstructionMultipleData，SIMD）算術(shù)單元（雙24位加/減/累加或者四12位加/減/累加），或者一個(gè)邏輯單元。它可以產(chǎn)生基于兩個(gè)操作數(shù)的十個(gè)不同邏輯功能的任何一個(gè)?？删幊踢壿嬞Y源功能--數(shù)字信號(hào)處理DSPslice2021/7/2633可編程邏輯資源功能2021/7/2633輸入/輸出的一些特別之處包括：高性能的SelectIO技術(shù)，支持1866Mb/s的DDR3。封裝內(nèi)高頻去耦合電容，擴(kuò)展了信號(hào)完整性。數(shù)字控制阻抗，能三態(tài)用于最低功耗，高速I/O操作?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2634輸入/輸出的一些特別之處包括：可編程邏輯資源功能2021/7根據(jù)器件和封裝的大小，I/O引腳的個(gè)數(shù)有所不同。每個(gè)I/O是可配置的，并且兼容大量的I/O標(biāo)準(zhǔn)。除了一些供電引腳和少量的專用配置引腳外，所有其它PL引腳都有相同的I/O能力，它只受限于某些分組規(guī)則。

Zynq-7000全可編程平臺(tái)內(nèi)的SelectIO資源分成寬范圍HR或者高性能HP。HRI/O提供了最寬泛的供電支持，范圍從1.2V~3.3V。將HPI/O進(jìn)行優(yōu)化，用于最高性能的操作。其電壓操作范圍從1.2V~1.8V?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2635根據(jù)器件和封裝的大小，I/O引腳的個(gè)數(shù)有所不同。每個(gè)I/O是所有I/O以分組構(gòu)成，每個(gè)組有50個(gè)I/O每個(gè)組有一個(gè)公共的VCCO輸出供電，它也給某些輸入緩沖區(qū)供電。

一些單端輸入緩沖區(qū)要求一個(gè)內(nèi)部或者外部應(yīng)用的參考電壓（VREF）。

每組有兩個(gè)VREF引腳（除了配置組0）。一個(gè)組只有一個(gè)VREF電壓值。

可編程邏輯資源功能---輸入/輸出2021/7/2636所有I/O以分組構(gòu)成，每個(gè)組有50個(gè)I/O可編程邏輯資源功能全可編程平臺(tái)ZYNQ-7000有不同的封裝類型，以適應(yīng)用戶的需要。小尺寸焊線封裝用于最低成本；通常，高性能倒裝封裝和無(wú)蓋倒裝封裝，用于在高性能和小尺寸封裝之間進(jìn)行權(quán)衡。在倒裝封裝中，使用高性能的倒裝處理，硅片附加在基底上。被控的等效串聯(lián)電阻ESR和分散的去耦合電容放置在封裝基底上，用在同時(shí)切換輸出的條件下，對(duì)信號(hào)完整性進(jìn)行優(yōu)化?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2637全可編程平臺(tái)ZYNQ-7000有不同的封裝類型，以適應(yīng)用戶的

可編程邏輯資源功能---輸入/輸出I/O電特性單端輸出使用傳統(tǒng)的上拉/下拉輸出結(jié)構(gòu)，驅(qū)動(dòng)高可以達(dá)到Vcco，驅(qū)動(dòng)低可以達(dá)到地，輸出也能進(jìn)入高阻狀態(tài)。系統(tǒng)設(shè)計(jì)者能指定抖動(dòng)率和輸出強(qiáng)度。輸入總是活動(dòng)的，但是當(dāng)輸出是活動(dòng)時(shí)，通常忽略輸入。每個(gè)引腳有可選的弱上拉或者弱下拉電阻。2021/7/2638可編程邏輯資源功能I/O電特性2021/7/2638可以將大多數(shù)信號(hào)引腳對(duì)配置成差分輸入對(duì)或者輸出對(duì)。差分輸入對(duì)可以選擇使用100Ω的內(nèi)部電阻進(jìn)行端接。所有的Zynq-7000EPP器件支持LVDS外的差分標(biāo)準(zhǔn)：HTRSDSBLVDS差分SSTL差分HSTL可編程邏輯資源功能---輸入/輸出2021/7/2639可編程邏輯資源功能2021/7/2639每個(gè)I/O支持存儲(chǔ)器I/O標(biāo)準(zhǔn)比如：?jiǎn)味撕筒罘諬STL，以及單端SSTL和差分SSTL。

SSTLI/O標(biāo)準(zhǔn)支持用于DDR3接口應(yīng)用，其數(shù)據(jù)率最高可以達(dá)到1866Mb/s?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2640每個(gè)I/O支持存儲(chǔ)器I/O標(biāo)準(zhǔn)可編程邏輯資源功能2021/

三態(tài)控制的阻抗能控制輸出驅(qū)動(dòng)阻抗(串行端接)或者能提供到Vcco的輸入信號(hào)的并行端接，或者分割（戴維寧）端接到Vcco/2。這允許使用T_DCI，使得不需要為信號(hào)提供片外端接。此外，還節(jié)省了板子的空間。當(dāng)I/O處于輸出模式或者三態(tài)時(shí)，自動(dòng)關(guān)閉端接。這種方法與片外端接相比，顯著地降低了相當(dāng)?shù)墓?。I/O也有低功耗模式，可用于IBUF和IDELAY。用于進(jìn)一步降低功耗，特別是用來(lái)實(shí)現(xiàn)和存儲(chǔ)器的接口?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2641三態(tài)控制的阻抗能控制輸出驅(qū)動(dòng)阻抗(串行端接)或者能提供到V可編程邏輯資源功能---輸入/輸出I/O邏輯輸入/輸出延遲所有的輸入和輸出都可以配置成組合或者寄存。所有的輸入和輸出都支持雙數(shù)據(jù)率DDR。任何輸入和一些輸出都可以獨(dú)自配置成最多78ps或者52ps的32個(gè)增量。這些延遲由IDELAY和ODELAY實(shí)現(xiàn)。延遲步長(zhǎng)的數(shù)目由配置設(shè)置，也可以在使用的時(shí)候遞增或者遞減。ODELAY只能用于HPSelectI/O，它不能用于HRSelectI/O。這就意味著它只能用于Z-7030或者Z-7045器件。2021/7/2642可編程邏輯資源功能I/O邏輯2021/7/2642

ISERDES和OSERDES很多應(yīng)用結(jié)合了高速、串行位I/O和器件內(nèi)的低速并行操作。這要求在I/O結(jié)構(gòu)內(nèi)有一個(gè)串行化（并行-串行轉(zhuǎn)換）或者解串行化器（串行-并行轉(zhuǎn)換）。每個(gè)I/O引腳擁有一個(gè)8位的IOSERDES（ISERDES和OSERDES）能執(zhí)行行-并行或者并行-串行轉(zhuǎn)換（可編程2，3，4，5，6，7或者8比特寬度）。通過(guò)級(jí)聯(lián)兩個(gè)來(lái)自相鄰引腳（默認(rèn)為差分引腳）的IOSERDES，可以支持10和14位較寬寬度的轉(zhuǎn)換。ISERDES有一個(gè)特殊的過(guò)采樣模式，可以實(shí)現(xiàn)對(duì)異步數(shù)據(jù)地恢復(fù)。比如，它可以用于基于SGMII接口的1.25Gb/sLVDS的應(yīng)用?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2643ISERDES和OSERDES可編程邏輯資源功能2021在同一個(gè)PCB的IC之間，背板間或者長(zhǎng)距離之間到光纖模塊的超快速穿行數(shù)據(jù)傳輸，變得日益流行和重要，這使得客戶線卡可以擴(kuò)展到200Gb/s。它要求特殊的專用片上電路和差分I/O能應(yīng)付這些高數(shù)據(jù)速率帶來(lái)的信號(hào)完整性問(wèn)題?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2644在同一個(gè)PCB的IC之間，背板間或者長(zhǎng)距離之間到光纖模塊的超

Zynq-7000EPP器件收發(fā)器數(shù)量范圍從0-16。每個(gè)串行收發(fā)器是發(fā)送器和接收器的組合。不同的Zynq-7000串行收發(fā)器能使用環(huán)形振蕩器和LC諧振的組合，允許靈活性和性能完美的結(jié)合。同時(shí)，使能貫穿所有器件的IP移植。使用基于PL邏輯的過(guò)采樣實(shí)現(xiàn)較低的數(shù)據(jù)率。

串行發(fā)送器和接收器有獨(dú)立的電路，它使用了高級(jí)的PLL結(jié)構(gòu)，通過(guò)4~25之間某些可編程的數(shù)，實(shí)現(xiàn)對(duì)參考時(shí)鐘輸入的相乘。這樣，就變成了比特串行數(shù)據(jù)時(shí)鐘。每個(gè)收發(fā)器有大量用戶可定義的特性和參數(shù)?？梢栽谄骷渲闷陂g，定義這些參數(shù)。它們中的很多參數(shù)都可以在操作的過(guò)程中進(jìn)行修改?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/2645Zynq-7000EPP器件收發(fā)器數(shù)量范圍從0發(fā)送器

發(fā)送器是基本的并行到串行的轉(zhuǎn)換器，其轉(zhuǎn)換率為16，20，32，40，64或者80。這允許設(shè)計(jì)者在高性能設(shè)計(jì)中，為時(shí)序余量權(quán)衡數(shù)據(jù)通道的寬度。

這些發(fā)送器的輸出，通過(guò)用單通道的差分輸出信號(hào)驅(qū)動(dòng)PC板。

可編程邏輯資源功能

--低功耗串行收發(fā)器2021/7/2646發(fā)送器

發(fā)送器是基本的并行到串行的轉(zhuǎn)換器，其轉(zhuǎn)換TXOUTCLK是一個(gè)合理的分頻的串行數(shù)據(jù)時(shí)鐘，可以直接用于對(duì)來(lái)自內(nèi)部邏輯的并行數(shù)據(jù)地寄存。傳入的并行數(shù)據(jù)送到一個(gè)可選的FIFO中，它有一個(gè)額外的硬件支持。它使用8B/10B、64B/66B，或者64B/67B編碼方案，以提供足夠數(shù)量的過(guò)渡。比特串行輸出信號(hào)驅(qū)動(dòng)帶有差分信號(hào)的兩個(gè)封裝引腳。這個(gè)輸出信號(hào)對(duì)，通過(guò)可編程的信號(hào)擺動(dòng)和可編程的預(yù)加重和加重后，用于補(bǔ)償PC板的失真和其他互聯(lián)特性。對(duì)于較短的通道，可以減少信號(hào)擺動(dòng)來(lái)降低功耗?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/2647可編程邏輯資源功能

--低功耗串行收發(fā)器2021/7/264

接收器

接收器是一個(gè)基本的串行到并行的轉(zhuǎn)換器，將到來(lái)的比特串行差分信號(hào)改成并行的字流，每個(gè)字為16、20、32、40、64或者80個(gè)比特位。

這允許設(shè)計(jì)者在內(nèi)部數(shù)據(jù)通道寬度和邏輯時(shí)序余量進(jìn)行權(quán)衡。可編程邏輯資源功能

--低功耗串行收發(fā)器2021/7/2648接收器

接收器是一個(gè)基本的串行到并行的轉(zhuǎn)換器，

接收器收到差分?jǐn)?shù)據(jù)流，通過(guò)可編程的線型和判決反饋均衡器（補(bǔ)償PC板和其它互連特性），使用參考時(shí)鐘輸入初始化時(shí)鐘識(shí)別。因此，這里沒(méi)有必要有一個(gè)單獨(dú)的時(shí)鐘線。數(shù)據(jù)符號(hào)使用非歸零NRZ編碼和可選擇的有保證的充分的數(shù)據(jù)過(guò)渡（通過(guò)使用所選擇的編碼規(guī)則）。使用RXUSRCLK時(shí)鐘，將并行數(shù)據(jù)發(fā)送到PL。對(duì)于較短的通道，收發(fā)器提供了一個(gè)特殊低功耗模式（LPM），用于進(jìn)一步降低功耗?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/2649可編程邏輯資源功能

--低功耗串行收可編程邏輯資源功能

--低功耗串行收發(fā)器

帶外信號(hào)收發(fā)器提供帶外信號(hào)OOB，經(jīng)常用于從發(fā)送器發(fā)送低速信號(hào)到接收器，而高速串行數(shù)據(jù)發(fā)送并沒(méi)有活動(dòng)。當(dāng)連接是一個(gè)斷電狀態(tài)或者沒(méi)有初始化時(shí)，經(jīng)常這樣。這有利于PCI-E和SATA/SAS應(yīng)用.2021/7/2650可編程邏輯資源功能

--低功耗串行收發(fā)器帶外信號(hào)2021/所有的Zynq-7000EPP器件帶有收發(fā)器，包含一個(gè)集成的用于PCI-E技術(shù)的模塊。PCI-E模塊可以配置成端點(diǎn)或者根端口，其兼容PCI-E基本規(guī)范2.1版本。根端口能用于建立根聯(lián)合體的基礎(chǔ)，以允許在兩個(gè)Zynq-7000EPP器件和其它器件之間，通過(guò)PCI-E協(xié)議進(jìn)行定制的通信，以及添加到ASSP的端點(diǎn)設(shè)備。比如：以太網(wǎng)控制器或者到Zynq-7000器件的光纖通道HBA?？删幊踢壿嬞Y源

--PCI-E模塊2021/7/2651所有的Zynq-7000EPP器件帶有收發(fā)器，包含一個(gè)集成它可以在2.5Gb/s和5.0Gb/s數(shù)據(jù)率下，提供1，2，4或者8個(gè)通道。對(duì)于高性能應(yīng)用，模塊的高級(jí)緩沖技術(shù)提供了靈活的最大有效載荷。其最大的有效載荷的大小為1024字節(jié)。與集成高速收發(fā)器連接的集成模塊接口用于串行連接；與BRAM的模塊接口連接用于數(shù)據(jù)緩沖。這些元素，用于實(shí)現(xiàn)PCI-E協(xié)議的物理層、數(shù)據(jù)鏈路層和交易層?？删幊踢壿嬞Y源

--PCI-E模塊2021/7/2652它可以在2.5Gb/s和5.0Gb/s數(shù)據(jù)率下，提供1，2，Xilinx提供了一個(gè)輕量級(jí)，可配置的，容易使用的LogiCOREIP封裝。它可以將各種模塊（用于PCI-E的集成模塊、收發(fā)器、BRAM和時(shí)鐘資源）捆綁到一起，用于端點(diǎn)或者根端口的解決方案。系統(tǒng)設(shè)計(jì)者可以控制很多可配置的參數(shù)：通道寬度、最大有效載荷的大小、可編程邏輯接口的速度、參考時(shí)鐘頻率和及地址寄存器解碼和過(guò)濾。Xilinx提供了AXI4存儲(chǔ)器封裝，用于集成的模塊。AXI4用于Xilinx的XPS/EDK設(shè)計(jì)流程和基于Cortex-A9處理器的設(shè)計(jì)。可編程邏輯資源

--PCI-E模塊2021/7/2653Xilinx提供了一個(gè)輕量級(jí)，可配置的，容易使用的LogiC所有的全可編程Zynq-7000EPP器件集成了一個(gè)新的靈活的模擬接口，稱為XADC。當(dāng)與Zynq-7000器件內(nèi)的可編程邏輯結(jié)合時(shí)，XADC能解決板級(jí)的數(shù)據(jù)捕獲和監(jiān)視要求。這個(gè)將模擬和可編程邏輯結(jié)合在一起的技術(shù)，稱為靈活混合信號(hào)?？删幊踢壿嬞Y源

--XADC(模擬-數(shù)字轉(zhuǎn)換器）2021/7/2654所有的全可編程Zynq-7000EPP器件集成了一個(gè)新的靈XADC包含：兩個(gè)12位1MSPS的ADC。分別帶有跟蹤和保持放大器。片上模擬多路復(fù)用開(kāi)關(guān)（支持最多17個(gè)外部的模擬輸入通道）。片上溫度和供電傳感器?？删幊踢壿嬞Y源

--XADC(模擬-數(shù)字轉(zhuǎn)換器）2021/7/2655XADC包含：可編程邏輯資源

--XADC(模擬-數(shù)字轉(zhuǎn)換器能配置兩個(gè)ADC同時(shí)采集兩個(gè)外部的輸入模擬通道，跟蹤和保持放大器支持寬范圍的輸入信號(hào)類型。

包括：?jiǎn)螛O性雙極性差分信號(hào)XADC支持信號(hào)帶寬在1MSPS下模擬輸入，至少為500KHz。使用帶有專用模擬輸入的外部模擬復(fù)用器模式，可以支持更高的模擬帶寬。可編程邏輯資源

--XADC(模擬-數(shù)字轉(zhuǎn)換器）2021/7/2656能配置兩個(gè)ADC同時(shí)采集兩個(gè)外部的輸入模擬通道，跟蹤和保持放XADC可選擇使用片上參考電路（±1%）因此，不需要任何外部主動(dòng)元件用于片上溫度和供電監(jiān)控。為了充分地實(shí)現(xiàn)12位ADC功能，推薦使用一個(gè)外部的1.25V參考IC。

可編程邏輯資源

--XADC(模擬-數(shù)字轉(zhuǎn)換器）2021/7/2657XADC可選擇使用片上參考電路（±1%）可編程邏輯資源

--如果在設(shè)計(jì)中，沒(méi)有例化XADC，XADC默認(rèn)將所有片上傳感器的輸出數(shù)字化。最近的測(cè)量結(jié)果保存在專用的寄存器中，用于JTAG接口的訪問(wèn)。用戶定義的報(bào)警門(mén)限能自動(dòng)指示超過(guò)溫度的時(shí)間和不可接受的供電變化。用戶指定的限制（比如100℃）能用于產(chǎn)生一個(gè)斷點(diǎn)?？删幊踢壿嬞Y源

--XADC(模擬-數(shù)字轉(zhuǎn)換器）2021/7/2658如果在設(shè)計(jì)中，沒(méi)有例化XADC，XADC默認(rèn)將所有片上傳感器Xilinx7系列的FPGA在SRAM類型的內(nèi)部鎖存器內(nèi)保存它們定制的配置。

如表所示，配置比特的數(shù)量在17Mb和102Mb之間（取決于器件的大小和用戶設(shè)計(jì)實(shí)現(xiàn)選項(xiàng)）。配置保存是易失性的，在FPGA上電的時(shí)候必須重新加載。處理器系統(tǒng)能在任何時(shí)候重新加載配置?？删幊踢壿嬞Y源

--配置2021/7/2659Xilinx7系列的FPGA在SRAM類型的內(nèi)部鎖存器內(nèi)保Zynq內(nèi)部SRAM鎖存器配置Zynq7000EPP器件長(zhǎng)度（Mb）長(zhǎng)度（MB）Z-7010172.125Z-702032.54.2Z-7030486Z-7045101.612.7可編程邏輯資源

--配置2021/7/2660Zynq內(nèi)部SRAM鎖存器配置Zynq7000EPP器件所有的Zynq-7000EPP器件，包含定制IP的PL比特流，能通過(guò)256比特AES加密和HMAC/SHA-256認(rèn)證，防止對(duì)設(shè)計(jì)進(jìn)行未授權(quán)的復(fù)制。使用內(nèi)部保存的256比特密鑰，在配置時(shí)，PL運(yùn)行執(zhí)行解密。這個(gè)密鑰能駐留在電池供電的RAM或者非易失性Efuse比特中?？梢曰刈x大部分配置數(shù)據(jù)，而不影響系統(tǒng)的操作。典型地，配置是全有或者全無(wú)的操作。Zynq-7000器件也支持部分重配置。這是一個(gè)非常強(qiáng)大和靈活的特性，允許用戶改變PL內(nèi)的一部分邏輯，而其它邏輯保持靜態(tài)?？删幊踢壿嬞Y源

--配置2021/7/2661所有的Zynq-7000EPP器件，包含定制IP的PL比特用戶能將這些邏輯分時(shí)間片，以將更多的邏輯適配到小的器件中，節(jié)省了成本和功耗。當(dāng)在某些設(shè)計(jì)中可以使用時(shí)，部分可重配置大大改善了Zynq-7000EPP器件的多功能性?？删幊踢壿嬞Y源

--配置2021/7/2662用戶能將這些邏輯分時(shí)間片，以將更多的邏輯適配到小可編程邏輯資2021/7/26632021/7/2663(最新整理)Zynq7000可編程邏輯資源PL2021/7/2664(最新整理)Zynq7000可編程邏輯資源PL2021/7/XilinxAllProgrammable

Zynq-7000SoC設(shè)計(jì)指南2021/7/2665XilinxAllProgrammable

Zynq-7

可編程邏輯資源內(nèi)容包括可編程邏輯資源概述、可編程邏輯資源功能兩個(gè)部分。在可編程邏輯資源功能部分，詳細(xì)的介紹了CLB和LUT、時(shí)鐘管理單元、塊存儲(chǔ)器、數(shù)字信號(hào)處理單元、輸入和輸出、低功耗串行收發(fā)器、PCI-E模塊、XADC模塊和配置等內(nèi)容。2021/7/2666可編程邏輯資源內(nèi)容包括2021/7/263Zynq-7000系列的全可編程平臺(tái)在單個(gè)器件內(nèi)，集成了功能豐富的基于雙核ARMCortex-A9處理器的處理器系統(tǒng)PS和Xiinx可編程邏輯PL。Zynq-7000EPP系列中的每個(gè)器件包含相同的PS，然而每個(gè)器件內(nèi)的PL和I/O資源有所不同。兩個(gè)較小EPP器件（Z-7010和Z-7020）的PL基于Artix-7FPGA邏輯。兩個(gè)較大EPP器件（Z-7030和Z-7045）的PL基于Kintex-7FPGA邏輯。

可編程邏輯資源2021/7/2667Zynq-7000系列的全可編程平臺(tái)在單個(gè)器件內(nèi)，集成了通過(guò)使用多個(gè)接口和超過(guò)3000個(gè)連接的其它信號(hào)，PS和PL可以緊密或者松散的耦合在一起。這使得設(shè)計(jì)者能高效地將PL內(nèi)用戶創(chuàng)建的硬件加速器和其它的功能進(jìn)行集成。它們可以被處理器訪問(wèn)。它們也可以訪問(wèn)PS內(nèi)的存儲(chǔ)器資源。

可編程邏輯資源2021/7/2668通過(guò)使用多個(gè)接口和超過(guò)3000個(gè)連接的其它信號(hào)，PS可編程Zynq系統(tǒng)總是最先啟動(dòng)PS內(nèi)的處理器，這樣允許使用基于軟件中心的方法對(duì)PL進(jìn)行配置。對(duì)PL的配置作為系統(tǒng)啟動(dòng)的一部分，或者在將來(lái)的某個(gè)時(shí)間點(diǎn)上對(duì)其進(jìn)行配置。PL可以全部地重新配置或者在使用的時(shí)候部分動(dòng)態(tài)地重新配置（PartialReconfiguration,PR）。PR允許只配置PL的一部分。這使得可以選擇對(duì)設(shè)計(jì)進(jìn)行修改，比如：更新系數(shù)或者在必要的時(shí)候，替換算法來(lái)實(shí)現(xiàn)時(shí)分復(fù)用PL資源。后者類似于動(dòng)態(tài)地加載和卸載軟件模塊。PL的配置數(shù)據(jù)稱為比特流。

可編程邏輯資源2021/7/2669Zynq系統(tǒng)總是最先啟動(dòng)PS內(nèi)的處理器，這樣允許使用可編程PL有一個(gè)和PS分開(kāi)的供電域這使能用戶通過(guò)將PL斷電來(lái)降低功耗。在這個(gè)模式下，PL無(wú)靜態(tài)和動(dòng)態(tài)功耗。這樣，顯著地降低了器件的功耗。當(dāng)不使用這個(gè)模式時(shí)，必須重配置PL。用戶需要考慮在特殊應(yīng)用場(chǎng)合下，重新配置PL的時(shí)間，這個(gè)時(shí)間根據(jù)比特流的大小而有所不同。

可編程邏輯資源2021/7/2670PL有一個(gè)和PS分開(kāi)的供電域可編程邏輯資源2021/7/PL提供了用戶可配置的豐富的結(jié)構(gòu)能力。關(guān)鍵特性包括：可配置的邏輯塊（CLB）6輸入查找表。LUT內(nèi)的存儲(chǔ)器能力。寄存器和移位寄存器功能。級(jí)聯(lián)的加法器。36Kb塊RAM雙端口。最大72位寬度?？膳渲脼殡p18Kb?？删幊痰腇IFO邏輯。內(nèi)建的糾錯(cuò)電路。

可編程邏輯資源2021/7/2671PL提供了用戶可配置的豐富的結(jié)構(gòu)能力。關(guān)鍵特性包括：可編程數(shù)字信號(hào)處理-DSP48E1Slice25×18二進(jìn)制補(bǔ)碼乘法器/加法器高分辨率（48位）信號(hào)處理器。節(jié)約功耗的25位預(yù)加法器，用于優(yōu)化對(duì)稱的濾波器應(yīng)用。高級(jí)屬性：可選的流水線、可選的ALU和用于級(jí)聯(lián)的專用總線。時(shí)鐘管理用于低抖動(dòng)時(shí)鐘分配的高速緩沖區(qū)和布線。頻率合成和相位移動(dòng)。低抖動(dòng)時(shí)鐘生成功能和抖動(dòng)過(guò)濾。

可編程邏輯資源2021/7/2672數(shù)字信號(hào)處理-DSP48E1Slice可編程邏輯資源20可配置的I/O高性能SelectIO技術(shù)。集成在封裝內(nèi)的高頻去耦合電容，用于擴(kuò)展的信號(hào)完整性。數(shù)控阻抗，能在三態(tài)下用于最低功耗，高速I/O操作。大范圍（HR）I/O支持1.2V~3.3V。高性能（HP）I/O支持1.2V~1.8V。低功耗串行收發(fā)器高性能收發(fā)器最大能到達(dá)12.5Gb/s（GTX）。用于芯片-芯片接口的低功耗模式優(yōu)化。高級(jí)的預(yù)發(fā)送、后加重，以及接收器線性CTLE，以及判決反饋均衡（DecisionFeedbackEqualization，DFE），包括用于額外余量的自適應(yīng)均衡。

可編程邏輯資源2021/7/2673可配置的I/O可編程邏輯資源2021/7/2610XADC（模擬-數(shù)字轉(zhuǎn)換器）雙12比特1Msps模擬-數(shù)字轉(zhuǎn)換器（ADC）。最大17個(gè)靈活和用戶可配置模擬輸入。片上或者外部參考選擇。片上溫度（±4℃最大誤差）和供電（±1%最大誤差）傳感器。連續(xù)JTAG訪問(wèn)ADC測(cè)量。

可編程邏輯資源2021/7/2674XADC（模擬-數(shù)字轉(zhuǎn)換器）可編程邏輯資源2021/7/2可編程邏輯資源

--可編程邏輯資源功能可編程邏輯資源功能主要包括：CLB時(shí)鐘管理BRAMDSPSlice輸入/輸出串行收發(fā)器PCI-E模塊XADC配置2021/7/2675可編程邏輯資源

--可編程邏輯資源功能可編程邏輯資源功

可編程邏輯資源

--可編程邏輯資源功能CLB，Slice和LUTZynq-7000內(nèi)的LUT可以配置為一個(gè)帶有1個(gè)輸出的6輸入LUT（64位ROM）或者帶有獨(dú)立輸出和公共地址/邏輯輸入的兩個(gè)5輸入LUT（32位ROM）。每個(gè)LUT的輸出能選擇使用觸發(fā)器進(jìn)行寄存。一個(gè)Slice由4個(gè)這樣的LUT、8個(gè)觸發(fā)器、多路復(fù)用器和算術(shù)進(jìn)位邏輯構(gòu)成。兩個(gè)Slice構(gòu)成一個(gè)CLB。每個(gè)LUT的一個(gè)觸發(fā)器可以選擇配置為鎖存器。2021/7/2676可編程邏輯資源

--可編程邏輯資源功能所有Slice中間25-50%也使用LUT作為分布式的64位RAM或者32位移位寄存器（SRL32）或者兩個(gè)SRL16。現(xiàn)代綜合工具利用了這些高性能邏輯、算術(shù)和存儲(chǔ)器特性。Zynq-7000內(nèi)的LUT可以配置為一個(gè)帶有1個(gè)輸出的6輸入LUT（64位ROM）或者帶有獨(dú)立輸出和公共地址/邏輯輸入的兩個(gè)5輸入LUT（32位ROM）。每個(gè)LUT的輸出能使用觸發(fā)器進(jìn)行寄存。一個(gè)Slice由4個(gè)這樣的LUT、8個(gè)觸發(fā)器、多路復(fù)用器和算術(shù)進(jìn)位邏輯構(gòu)成。兩個(gè)Slice構(gòu)成一個(gè)CLB。每個(gè)LUT的一個(gè)觸發(fā)器可以選擇配置為鎖存器?？删幊踢壿嬞Y源

--可編程邏輯資源功能2021/7/2677所有Slice中間25-50%也使用LUT作為分布式的64位混合模式時(shí)鐘管理器和相位鎖相環(huán)混合模式時(shí)鐘管理器（Mixed-modeclockmanager，MMCM）和相位鎖相環(huán)（PhaseLockLoop，PLL）共享很多特性?？删幊踢壿嬞Y源功能--時(shí)鐘管理它們都能作為一個(gè)頻率合成器，用于寬范圍的頻率和輸入時(shí)鐘的抖動(dòng)過(guò)濾器。這些元件的中心是一個(gè)壓控振蕩器（VoltageControlledOscillator，VCO），來(lái)自相位檢測(cè)器（PFD）的電壓送到VCO，根據(jù)計(jì)算，升高或者降低VCO輸出頻率。2021/7/2678混合模式時(shí)鐘管理器和相位鎖相環(huán)混合模式時(shí)鐘管理器（MixedMMCM有三組可編程的頻率分頻器：D，M和O。預(yù)分頻器D（通過(guò)配置或者之后通過(guò)動(dòng)態(tài)配置端口（DynamicConfigurationPort，DRP）編程），降低了輸入頻率。然后，將其送到傳統(tǒng)PLL相位/頻率比較器的一個(gè)輸入。反饋分頻器M（通過(guò)配置或者之后通過(guò)DRP編程），作為一個(gè)乘法器。這是由于在送到相位比較器的其它輸入之前，將VCO的輸出頻率進(jìn)行分頻。必須合理地選擇D和M的值，以確保VCO工作在它指定的頻率范圍內(nèi)?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2679MMCM有三組可編程的頻率分頻器：D，M和O?？删幊踢壿嬞Y源VCO有8個(gè)等間距的輸出相位（0o，45o，90o，135o，180o，225o，270o和315o）。每個(gè)都可以被選擇驅(qū)動(dòng)一個(gè)輸出分頻器（6個(gè)用于PLL，O0-O5；7個(gè)用于MMCM，O0-O6）。通過(guò)配置，可以對(duì)每一個(gè)進(jìn)行編程實(shí)現(xiàn)1-128內(nèi)的分頻。MMCM和PLL有三個(gè)輸入抖動(dòng)過(guò)濾選項(xiàng)：低帶寬模式有最好的抖動(dòng)衰減。高帶寬模式有最好的相位偏移。優(yōu)化模式允許工具找到最好的設(shè)置?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2680VCO有8個(gè)等間距的輸出相位（0o，45o，90o，13

MMCM額外的可編程特性MMCM在反饋路徑（作為乘法器）或者輸出路徑上有一個(gè)小數(shù)計(jì)數(shù)器。小數(shù)計(jì)數(shù)器允許非整數(shù)的1/8遞增。因此，增加了合成頻率的能力。根據(jù)VCO的頻率，MMCM也能提供較小增量的固定相位移動(dòng)或者動(dòng)態(tài)相位移動(dòng)。比如：在1600MHz頻率下，相位移動(dòng)的時(shí)序遞增是11.2ps?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2681MMCM額外的可編程特性可編程邏輯資源功

時(shí)鐘分配每個(gè)Zynq-7000EPP器件提供了6個(gè)不同類型的時(shí)鐘線（BUFG，BUFR，BUFIO，BUFH，BUFMR和高性能時(shí)鐘），用來(lái)解決不同的時(shí)鐘要求。包括：高扇出、短傳播延遲和極低的抖動(dòng)?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2682時(shí)鐘分配可編程邏輯資源功能2021/7/全局時(shí)鐘線在Zynq-7000EPP器件中，32個(gè)全局時(shí)鐘線提供了最高的扇出。它能到達(dá)每個(gè)觸發(fā)器的時(shí)鐘、時(shí)鐘使能和置位/復(fù)位，以及數(shù)量眾多的邏輯輸入。在任何時(shí)鐘域內(nèi)，有12個(gè)全局時(shí)鐘線，可以通過(guò)水平時(shí)鐘緩沖區(qū)（BUFH）驅(qū)動(dòng)?？梢詥为?dú)使能/禁止每個(gè)BUFH，這樣允許關(guān)閉時(shí)鐘域內(nèi)的時(shí)鐘。因此，為時(shí)鐘域的功耗提供了更好的顆粒度控制?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2683全局時(shí)鐘線可編程邏輯資源功能2021/7/2620全局時(shí)鐘線可以通過(guò)全局時(shí)鐘緩沖區(qū)驅(qū)動(dòng)，該緩沖區(qū)能執(zhí)行無(wú)毛刺的時(shí)鐘復(fù)用和時(shí)鐘使能功能。通常由CMT驅(qū)動(dòng)全局時(shí)鐘，它能徹底的消除基本時(shí)鐘分配延遲。可編程邏輯資源功能--時(shí)鐘管理2021/7/2684全局時(shí)鐘線可以通過(guò)全局時(shí)鐘緩沖區(qū)驅(qū)動(dòng)，該緩沖區(qū)能執(zhí)行無(wú)毛刺的

區(qū)域時(shí)鐘區(qū)域時(shí)鐘能驅(qū)動(dòng)它所在區(qū)域內(nèi)的所有時(shí)鐘。

注：一個(gè)區(qū)域定義為任何一個(gè)區(qū)域，這個(gè)區(qū)域有50個(gè)I/O，以及50個(gè)CLB高及一半的器件寬度。Zynq-7000EPP器件有8~24個(gè)區(qū)域。在每個(gè)區(qū)域有4個(gè)區(qū)域時(shí)鐘跟蹤。每個(gè)區(qū)域時(shí)鐘緩沖區(qū)可以由4個(gè)時(shí)鐘功能輸入引腳中的一個(gè)驅(qū)動(dòng)，可選擇從1-8中的任何一個(gè)整數(shù)對(duì)該時(shí)鐘分頻?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2685區(qū)域時(shí)鐘可編程邏輯資源功能2021/7/

I/O時(shí)鐘I/O時(shí)鐘特別的快，用于一些I/O邏輯和串行化器/解串行化器（SerDes）電路。

Zynq-7000全可編程平臺(tái)提供了來(lái)自MMCM到I/O的直接連接。這些連接主要用于低抖動(dòng)，高性能的接口?？删幊踢壿嬞Y源功能--時(shí)鐘管理2021/7/2686I/O時(shí)鐘可編程邏輯資源功能2021/7/2每個(gè)Zynq-7000有60~465個(gè)雙端口BRAM，每個(gè)容量為36Kb。每個(gè)BRAM有兩個(gè)獨(dú)立的端口?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2687每個(gè)Zynq-7000有60~465個(gè)雙端口BRAM，每個(gè)容同步操作每個(gè)存儲(chǔ)器的讀或者寫(xiě)訪問(wèn)由時(shí)鐘控制。將所有的輸入、數(shù)據(jù)、地址、時(shí)鐘使能和寫(xiě)使能進(jìn)行寄存?？偸怯蓵r(shí)鐘驅(qū)動(dòng)輸入地址。

并且，一直保持?jǐn)?shù)據(jù)，直到下一個(gè)操作。一個(gè)可選的輸出數(shù)據(jù)流水線寄存器，該寄存器通過(guò)一個(gè)額外時(shí)鐘周期的延遲，以允許較高速的時(shí)鐘。在寫(xiě)操作期間，數(shù)據(jù)的輸出為前面所保存的數(shù)據(jù)，或者是新寫(xiě)入的數(shù)據(jù)，或者保持不變?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2688同步操作可編程邏輯資源功能2021/7/2625

可編程數(shù)據(jù)寬度每個(gè)端口可以配置為32K×1、16K×2、8K×4、4K×9（或者8）、2K×18（或者16）、1K×36（或者32）、或者512×72（或者64）。兩個(gè)端口可以有不同的寬度，并且沒(méi)有任何限制。

每個(gè)BRAM能分割為兩個(gè)完全獨(dú)立的18KbBRAM。每個(gè)BRAM能配置成任何長(zhǎng)寬比，范圍從16K×1到512×36。前面描述的用于36Kb的BRAM的所有內(nèi)容也可以應(yīng)用到每個(gè)較小的18KbBRAM?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2689可編程數(shù)據(jù)寬度可編程邏輯資源功能2021

只有在簡(jiǎn)單雙端口（SimpleDual-Port，SDP）模式下，數(shù)據(jù)寬度大于18比特（18KbRAM）或者36比特（36KbRAM）才能訪問(wèn)。

在這種模式下，一個(gè)端口專門(mén)用于讀操作，另一個(gè)端口用于寫(xiě)操作。在SDP模式下，一側(cè)（讀或者寫(xiě)）是可以變化的，而另一側(cè)被固定為32/36位或者64/72位。

可編程邏輯資源功能--塊存儲(chǔ)器2021/7/2690只有在簡(jiǎn)單雙端口（SimpleDual-Port，SDP雙端口36KbRAM的所有兩側(cè)，其寬度都是可變的。

可以將兩個(gè)相鄰的36KbBRAM配置為一個(gè)64Kx1雙端口RAM。并且，不需要任何額外的邏輯。可編程邏輯資源功能--塊存儲(chǔ)器2021/7/2691雙端口36KbRAM的所有兩側(cè)，其寬度都是可變的?？删幊踢?/p>

錯(cuò)誤檢測(cè)和糾錯(cuò)每個(gè)64位寬度的BRAM都能產(chǎn)生、保存和利用8個(gè)額外的海明碼比特。并且，在讀操作過(guò)程中執(zhí)行單個(gè)比特為錯(cuò)誤的糾錯(cuò)和兩個(gè)比特位的檢錯(cuò)（ECC）。當(dāng)寫(xiě)到外部64-72位寬度的存儲(chǔ)器或者從64-72位外部存儲(chǔ)器讀時(shí)，也能使用ECC邏輯?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2692錯(cuò)誤檢測(cè)和糾錯(cuò)可編程邏輯資源功能2021/

FIFO控制器內(nèi)建的FIFO控制器用于單時(shí)鐘（同步）或者雙時(shí)鐘（異步或者多率）操作，遞增內(nèi)部的地址和提供4個(gè)握手信號(hào)。這些握手信號(hào)線包括：滿標(biāo)志、空標(biāo)志、幾乎滿標(biāo)志和幾乎空標(biāo)志?？梢宰杂傻鼐幊處缀鯘M和幾乎空標(biāo)志。類似于BRAM，也可以對(duì)FIFO寬度和深度編程。但是，寫(xiě)端口和讀端口的寬度總是相同?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2693FIFO控制器可編程邏輯資源功能20首字跌落（FirstWordFall-Through，F(xiàn)WFT）模式即第一個(gè)寫(xiě)入的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸出端（甚至在讀操作前）。當(dāng)讀取第一個(gè)字后，這個(gè)模式和標(biāo)準(zhǔn)的模式就沒(méi)有差別了?？删幊踢壿嬞Y源功能--塊存儲(chǔ)器2021/7/2694首字跌落（FirstWordFall-Through，F(xiàn)DSP應(yīng)用使用大量的二進(jìn)制乘法器和累加器，可以在專用的DSP切片內(nèi)最好地實(shí)現(xiàn)。所有Zynq-7000器件都有很多專用的、全定制的、低功耗的DSP切片，將小尺寸和高速結(jié)合在一起，同時(shí)保持了系統(tǒng)設(shè)計(jì)的靈活性。每個(gè)DSP切片由一個(gè)專用的25×16比特的二進(jìn)制補(bǔ)碼乘法器和一個(gè)48比特的累加器組成。它們的最高工作頻率為741MHz?？梢詣?dòng)態(tài)地旁路掉乘法器?？删幊踢壿嬞Y源功能--數(shù)字信號(hào)處理DSPslice2021/7/2695DSP應(yīng)用使用大量的二進(jìn)制乘法器和累加器，可以在專可編程邏輯兩個(gè)48位的輸入能送到一個(gè)單指令多數(shù)據(jù)流（SingleInstructionMultipleData，SIMD）算術(shù)單元（雙24位加/減/累加或者四12位加/減/累加），或者一個(gè)邏輯單元。它可以產(chǎn)生基于兩個(gè)操作數(shù)的十個(gè)不同邏輯功能的任何一個(gè)。可編程邏輯資源功能--數(shù)字信號(hào)處理DSPslice2021/7/2696可編程邏輯資源功能2021/7/2633輸入/輸出的一些特別之處包括：高性能的SelectIO技術(shù)，支持1866Mb/s的DDR3。封裝內(nèi)高頻去耦合電容，擴(kuò)展了信號(hào)完整性。數(shù)字控制阻抗，能三態(tài)用于最低功耗，高速I/O操作?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2697輸入/輸出的一些特別之處包括：可編程邏輯資源功能2021/7根據(jù)器件和封裝的大小，I/O引腳的個(gè)數(shù)有所不同。每個(gè)I/O是可配置的，并且兼容大量的I/O標(biāo)準(zhǔn)。除了一些供電引腳和少量的專用配置引腳外，所有其它PL引腳都有相同的I/O能力，它只受限于某些分組規(guī)則。

Zynq-7000全可編程平臺(tái)內(nèi)的SelectIO資源分成寬范圍HR或者高性能HP。HRI/O提供了最寬泛的供電支持，范圍從1.2V~3.3V。將HPI/O進(jìn)行優(yōu)化，用于最高性能的操作。其電壓操作范圍從1.2V~1.8V?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/2698根據(jù)器件和封裝的大小，I/O引腳的個(gè)數(shù)有所不同。每個(gè)I/O是所有I/O以分組構(gòu)成，每個(gè)組有50個(gè)I/O每個(gè)組有一個(gè)公共的VCCO輸出供電，它也給某些輸入緩沖區(qū)供電。

一些單端輸入緩沖區(qū)要求一個(gè)內(nèi)部或者外部應(yīng)用的參考電壓（VREF）。

每組有兩個(gè)VREF引腳（除了配置組0）。一個(gè)組只有一個(gè)VREF電壓值。

可編程邏輯資源功能---輸入/輸出2021/7/2699所有I/O以分組構(gòu)成，每個(gè)組有50個(gè)I/O可編程邏輯資源功能全可編程平臺(tái)ZYNQ-7000有不同的封裝類型，以適應(yīng)用戶的需要。小尺寸焊線封裝用于最低成本；通常，高性能倒裝封裝和無(wú)蓋倒裝封裝，用于在高性能和小尺寸封裝之間進(jìn)行權(quán)衡。在倒裝封裝中，使用高性能的倒裝處理，硅片附加在基底上。被控的等效串聯(lián)電阻ESR和分散的去耦合電容放置在封裝基底上，用在同時(shí)切換輸出的條件下，對(duì)信號(hào)完整性進(jìn)行優(yōu)化?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/26100全可編程平臺(tái)ZYNQ-7000有不同的封裝類型，以適應(yīng)用戶的

可編程邏輯資源功能---輸入/輸出I/O電特性單端輸出使用傳統(tǒng)的上拉/下拉輸出結(jié)構(gòu)，驅(qū)動(dòng)高可以達(dá)到Vcco，驅(qū)動(dòng)低可以達(dá)到地，輸出也能進(jìn)入高阻狀態(tài)。系統(tǒng)設(shè)計(jì)者能指定抖動(dòng)率和輸出強(qiáng)度。輸入總是活動(dòng)的，但是當(dāng)輸出是活動(dòng)時(shí)，通常忽略輸入。每個(gè)引腳有可選的弱上拉或者弱下拉電阻。2021/7/26101可編程邏輯資源功能I/O電特性2021/7/2638可以將大多數(shù)信號(hào)引腳對(duì)配置成差分輸入對(duì)或者輸出對(duì)。差分輸入對(duì)可以選擇使用100Ω的內(nèi)部電阻進(jìn)行端接。所有的Zynq-7000EPP器件支持LVDS外的差分標(biāo)準(zhǔn)：HTRSDSBLVDS差分SSTL差分HSTL可編程邏輯資源功能---輸入/輸出2021/7/26102可編程邏輯資源功能2021/7/2639每個(gè)I/O支持存儲(chǔ)器I/O標(biāo)準(zhǔn)比如：?jiǎn)味撕筒罘諬STL，以及單端SSTL和差分SSTL。

SSTLI/O標(biāo)準(zhǔn)支持用于DDR3接口應(yīng)用，其數(shù)據(jù)率最高可以達(dá)到1866Mb/s?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/26103每個(gè)I/O支持存儲(chǔ)器I/O標(biāo)準(zhǔn)可編程邏輯資源功能2021/

三態(tài)控制的阻抗能控制輸出驅(qū)動(dòng)阻抗(串行端接)或者能提供到Vcco的輸入信號(hào)的并行端接，或者分割（戴維寧）端接到Vcco/2。這允許使用T_DCI，使得不需要為信號(hào)提供片外端接。此外，還節(jié)省了板子的空間。當(dāng)I/O處于輸出模式或者三態(tài)時(shí)，自動(dòng)關(guān)閉端接。這種方法與片外端接相比，顯著地降低了相當(dāng)?shù)墓?。I/O也有低功耗模式，可用于IBUF和IDELAY。用于進(jìn)一步降低功耗，特別是用來(lái)實(shí)現(xiàn)和存儲(chǔ)器的接口。可編程邏輯資源功能---輸入/輸出2021/7/26104三態(tài)控制的阻抗能控制輸出驅(qū)動(dòng)阻抗(串行端接)或者能提供到V可編程邏輯資源功能---輸入/輸出I/O邏輯輸入/輸出延遲所有的輸入和輸出都可以配置成組合或者寄存。所有的輸入和輸出都支持雙數(shù)據(jù)率DDR。任何輸入和一些輸出都可以獨(dú)自配置成最多78ps或者52ps的32個(gè)增量。這些延遲由IDELAY和ODELAY實(shí)現(xiàn)。延遲步長(zhǎng)的數(shù)目由配置設(shè)置，也可以在使用的時(shí)候遞增或者遞減。ODELAY只能用于HPSelectI/O，它不能用于HRSelectI/O。這就意味著它只能用于Z-7030或者Z-7045器件。2021/7/26105可編程邏輯資源功能I/O邏輯2021/7/2642

ISERDES和OSERDES很多應(yīng)用結(jié)合了高速、串行位I/O和器件內(nèi)的低速并行操作。這要求在I/O結(jié)構(gòu)內(nèi)有一個(gè)串行化（并行-串行轉(zhuǎn)換）或者解串行化器（串行-并行轉(zhuǎn)換）。每個(gè)I/O引腳擁有一個(gè)8位的IOSERDES（ISERDES和OSERDES）能執(zhí)行行-并行或者并行-串行轉(zhuǎn)換（可編程2，3，4，5，6，7或者8比特寬度）。通過(guò)級(jí)聯(lián)兩個(gè)來(lái)自相鄰引腳（默認(rèn)為差分引腳）的IOSERDES，可以支持10和14位較寬寬度的轉(zhuǎn)換。ISERDES有一個(gè)特殊的過(guò)采樣模式，可以實(shí)現(xiàn)對(duì)異步數(shù)據(jù)地恢復(fù)。比如，它可以用于基于SGMII接口的1.25Gb/sLVDS的應(yīng)用?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/26106ISERDES和OSERDES可編程邏輯資源功能2021在同一個(gè)PCB的IC之間，背板間或者長(zhǎng)距離之間到光纖模塊的超快速穿行數(shù)據(jù)傳輸，變得日益流行和重要，這使得客戶線卡可以擴(kuò)展到200Gb/s。它要求特殊的專用片上電路和差分I/O能應(yīng)付這些高數(shù)據(jù)速率帶來(lái)的信號(hào)完整性問(wèn)題?？删幊踢壿嬞Y源功能---輸入/輸出2021/7/26107在同一個(gè)PCB的IC之間，背板間或者長(zhǎng)距離之間到光纖模塊的超

Zynq-7000EPP器件收發(fā)器數(shù)量范圍從0-16。每個(gè)串行收發(fā)器是發(fā)送器和接收器的組合。不同的Zynq-7000串行收發(fā)器能使用環(huán)形振蕩器和LC諧振的組合，允許靈活性和性能完美的結(jié)合。同時(shí)，使能貫穿所有器件的IP移植。使用基于PL邏輯的過(guò)采樣實(shí)現(xiàn)較低的數(shù)據(jù)率。

串行發(fā)送器和接收器有獨(dú)立的電路，它使用了高級(jí)的PLL結(jié)構(gòu)，通過(guò)4~25之間某些可編程的數(shù)，實(shí)現(xiàn)對(duì)參考時(shí)鐘輸入的相乘。這樣，就變成了比特串行數(shù)據(jù)時(shí)鐘。每個(gè)收發(fā)器有大量用戶可定義的特性和參數(shù)?？梢栽谄骷渲闷陂g，定義這些參數(shù)。它們中的很多參數(shù)都可以在操作的過(guò)程中進(jìn)行修改?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/26108Zynq-7000EPP器件收發(fā)器數(shù)量范圍從0發(fā)送器

發(fā)送器是基本的并行到串行的轉(zhuǎn)換器，其轉(zhuǎn)換率為16，20，32，40，64或者80。這允許設(shè)計(jì)者在高性能設(shè)計(jì)中，為時(shí)序余量權(quán)衡數(shù)據(jù)通道的寬度。

這些發(fā)送器的輸出，通過(guò)用單通道的差分輸出信號(hào)驅(qū)動(dòng)PC板。

可編程邏輯資源功能

--低功耗串行收發(fā)器2021/7/26109發(fā)送器

發(fā)送器是基本的并行到串行的轉(zhuǎn)換器，其轉(zhuǎn)換TXOUTCLK是一個(gè)合理的分頻的串行數(shù)據(jù)時(shí)鐘，可以直接用于對(duì)來(lái)自內(nèi)部邏輯的并行數(shù)據(jù)地寄存。傳入的并行數(shù)據(jù)送到一個(gè)可選的FIFO中，它有一個(gè)額外的硬件支持。它使用8B/10B、64B/66B，或者64B/67B編碼方案，以提供足夠數(shù)量的過(guò)渡。比特串行輸出信號(hào)驅(qū)動(dòng)帶有差分信號(hào)的兩個(gè)封裝引腳。這個(gè)輸出信號(hào)對(duì)，通過(guò)可編程的信號(hào)擺動(dòng)和可編程的預(yù)加重和加重后，用于補(bǔ)償PC板的失真和其他互聯(lián)特性。對(duì)于較短的通道，可以減少信號(hào)擺動(dòng)來(lái)降低功耗?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/26110可編程邏輯資源功能

--低功耗串行收發(fā)器2021/7/264

接收器

接收器是一個(gè)基本的串行到并行的轉(zhuǎn)換器，將到來(lái)的比特串行差分信號(hào)改成并行的字流，每個(gè)字為16、20、32、40、64或者80個(gè)比特位。

這允許設(shè)計(jì)者在內(nèi)部數(shù)據(jù)通道寬度和邏輯時(shí)序余量進(jìn)行權(quán)衡?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/26111接收器

接收器是一個(gè)基本的串行到并行的轉(zhuǎn)換器，

接收器收到差分?jǐn)?shù)據(jù)流，通過(guò)可編程的線型和判決反饋均衡器（補(bǔ)償PC板和其它互連特性），使用參考時(shí)鐘輸入初始化時(shí)鐘識(shí)別。因此，這里沒(méi)有必要有一個(gè)單獨(dú)的時(shí)鐘線。數(shù)據(jù)符號(hào)使用非歸零NRZ編碼和可選擇的有保證的充分的數(shù)據(jù)過(guò)渡（通過(guò)使用所選擇的編碼規(guī)則）。使用RXUSRCLK時(shí)鐘，將并行數(shù)據(jù)發(fā)送到PL。對(duì)于較短的通道，收發(fā)器提供了一個(gè)特殊低功耗模式（LPM），用于進(jìn)一步降低功耗?？删幊踢壿嬞Y源功能

--低功耗串行收發(fā)器2021/7/26112可編程邏輯資源功能

--低功耗串行收可編程邏輯資源功能

--低功耗串行收發(fā)器