9場效應晶體管一、MOS晶體管工作原理NMOS的三端電路模型NMOS管柵極存在絕緣層，柵極電流為零。CGS

和CGD

代表柵源電容和柵漏電容。大小與偏置有關壓控電流源I1為溝道從漏極流向源極的電流。大小取決于柵源電壓VGS

和柵漏電壓VDS。MOS管的電流方程MOS管的電流方程1.遷移率

μn:電子遷移率

μp:空穴遷移率若μn≈1300cm2/s·V

μp≈500cm2/s·V

則：μn/μp=2.6一般情況下，μn/μp=2~4，空穴遷移率小于電子遷移率。因此，PMOS器件具有較低的電流驅動能力，工作速度比NMOS要慢。MOS管的電流方程2.Cox單位面積柵電容

Cox=?0?sio2/tox?0：真空介電常數，8.854x10-12F/m?sio2：柵氧化層（SiO2）的相對介電常數3.9tox：柵氧化層厚度MOS管的電流方程3.W/L,溝道寬度和溝道長度之比

電流與器件寬長比成正比。器件的最小溝道長度Lmin標志著工藝水平，W表示器件的大小，W越大，管子電流越大，導電能力越強，等效電阻越小。MOS管的電流方程4.VTHN，VTHP為閾值電壓閾值電壓也稱為開啟電壓，是指當背柵與源極連接在一起時使能柵介質下面恰好產生溝道所需要的柵源電壓。假設VDD=5V,增強型NMOS管

VTHN≈（0.14~0.18）VDD≈（0.7~0.9）V

增強型PMOS管

VTHP≈-0.16VDD≈-0.8V

通過工藝控制可以將閾值電壓降低，從而使器件適合于低電源工作。

MOS管的電流方程5.λn，λp，溝道長度調制系數，即VDS對溝道長度的影響

對于NMOS管，λn≈1/VA≈0.01/V

對于PMOS管，λp≈1/VA

≈0.02/VVA是厄爾利電壓MOS管MOS管的寄生MOS管的擊穿機制雪崩擊穿漏極電壓很高時，漏-襯底PN結雪崩擊穿，寄生三極管導通源漏穿通如果MOSFET的溝道長度較短，襯底電阻率較高，則當VDS增加某一數值時，雖然漏區(qū)與襯底間尚未發(fā)生雪崩擊穿，但漏PN結的耗盡區(qū)卻已經擴展到與源區(qū)相連接，這種現象稱為源漏穿通。溝道長度越短，襯底電阻率越高，穿通電壓就越低MOS管的擊穿機制柵氧擊穿．Si02在施加高場時會發(fā)生致命擊穿，根據擊穿場強的大小可分成三種情形：

(1)擊穿場強在8-12MV/cm稱為本征擊穿。隧穿效應

(2)擊穿場強<1MV/cm，SiO2存在巨大缺陷，如針孔熱載流子擊穿

當MOSFET溝道在漏極附近處被夾斷時，其中存在強電場；載流子將從強電場獲得很大的動能，就很容易成為熱載流子，還可以產生雪崩倍增效應。

熱載流子有可能注入到柵氧化層中；成為固定的柵氧化層電荷，引起閾值電壓漂移和整個電路性能的變化CMOS閂鎖效應源漏區(qū)相對于襯底正偏時，會向鄰近區(qū)域的反偏PN接注入少子，相鄰的NMOS和PMOS相互交換少子發(fā)生閂鎖效應。

CMOS器件的寄生雙極晶體管被觸發(fā)導通，在電源和地之間存在一個低阻通路，產生大短路電流，導致無法正常工作，甚至燒毀。芯片閂鎖測試

每個管腳上施加正向或者負向的測試電流脈沖，芯片上電，電流脈沖從小到±100mA，最大到250mA，電流施加之前和之后測量電源電流，如果不近似相等，則不能通過測試當N阱或者襯底上的電流足夠大，使得R1或R2上的壓降超過0.7V，就會使Q1或者Q2開啟。例如Q1開啟，它會提供足夠大的電流給R2，使得R2的壓降達到0.7V，R2也會開啟，反饋電流給Q1，形成惡性循環(huán)，導致大部分的電流從VDD直接通過寄生晶體管到GND，而不是通過MOSFET的溝道。CMOS閂鎖效應

CMOS閂鎖效應避免源漏區(qū)域的正向偏壓；

增加Guardring（保護環(huán)）：P+ring環(huán)繞NMOS并接地；N+ring環(huán)繞PMOS并接VDD，可以降低阱和襯底的電阻值，也可阻止載流子到達寄生BJT的基極；

襯底接觸和阱接觸盡量靠近源極，以降低阱和襯底的阻值；

使NMOS盡量靠近GND，PMOS盡量靠近VDD，NMOS和PMOS間加大距離

除在I/O處需采取防Latchup的措施外，凡接I/O的內部mos也應圈guardring。I/O處盡量不使用pmos(nwell)CMOS閂鎖效應增加保護環(huán)和襯底接觸二、NMOS晶體管的版圖自對準硅柵NMOS晶體管的背柵由生長在P+襯底上的P型外延層構成。相鄰晶體管之間的區(qū)域叫做場區(qū)。N阱和P阱工藝阱中的晶體管相互隔離，增加了設計靈活度，N阱工藝得到相互隔離的PMOS;晶體管按比例縮小按比例縮小定律分為兩大類，在這兩類中假定寬度和長度要乘以一個比例因子S。恒定電壓、恒定電場一般采用恒定電場晶體管按比例縮小

恒定電壓按比例縮小隨著晶體管尺寸越來越小，避免熱載流子的產生和穿通擊穿變得十分困難。恒定電場通過降低電源電壓，保證電場強度不變，縮小尺寸，可避免問題

晶體管尺寸的縮小實際上改善了它的性能。減小尺寸使得寄生電容變小，而開關速度變快。延遲減小

小尺寸晶體管不僅開關速度變快，而且翻轉時的功耗降低。晶體管按比例縮小5.按比例縮小理論常用于轉換現有的數字版圖使之可采用更新的工藝實現。設計者只需簡單的運行一個可把所有數據按特定比例縮小的程序，而不用辛苦地重新設計版圖。這種類型的按比例縮小稱為光學收縮（opticalshrink），因為它與使用光學方法使用現有掩膜縮小的結果相同。6.光學收縮對所有尺寸的影響相同，但是有些尺寸比其他尺寸更難按比例縮小。選擇性柵極尺寸收縮所帶來的好處略小于完整的光學收縮。7.按比例縮小定律最早從數字工藝發(fā)展而來。CMOS邏輯電路按比例縮小后的結果與預期結果相同，但對于模擬電路或混合信號電路并非如此。MOS晶體管結構并行的叉指不僅使對寬長比的調整更加便利，而且由于相鄰的部分共享源、漏叉指，從而節(jié)約了面積。

相鄰源/漏叉指的合并也使寄生結電容的減小達到50﹪。最外面叉指作為源區(qū)，可以降低漏區(qū)一個叉指，降低寄生電容Cgd

不相同的寬度需要使用帶有凹口的溝槽。晶體管M1和M2共用一個源區(qū)，故漏區(qū)叉指占據著陣列的兩端。柵不能靠近凹槽拐角，因為此處有較大的氧化層臺階MOS晶體管結構3.CMOS版圖使用了合并器件從而節(jié)約了面積且減小了電容。

一個簡單的二輸入與非門（NAND）的版圖。

PMOS阱共用，漏區(qū)共用，阱接觸共用，NMOS共用MOS晶體管結構可以看出數字標準單元設計的規(guī)則：電源線上方，地線下方，所有單元高度相同，便于首尾相連，可以使阱相互交疊，每個