可編程邏輯器件可編程邏輯器件1器件為什么可編程數(shù)學(xué)基礎(chǔ)－－布爾代數(shù)邏輯函數(shù)的表示：SOP－－最小項(xiàng)之和POS－－最大項(xiàng)之積組合電路的編程實(shí)現(xiàn)方法器件為什么可編程數(shù)學(xué)基礎(chǔ)－－布爾代數(shù)組合電路的2基本的可編程器件與陣列輸入或陣列乘積項(xiàng)輸出基本的可編程器件與陣列輸入或陣列乘積項(xiàng)輸出3PLD出現(xiàn)的背景電路集成度不斷提高SSIMSILSIVLSI計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用CADCAEEDA設(shè)計(jì)方法的發(fā)展自下而上自上而下用戶需要設(shè)計(jì)自己需要的專用電路專用集成電路（ASIC－ApplicationSpecificIntegratedCircuits）開發(fā)周期長(zhǎng)，投入大，風(fēng)險(xiǎn)大可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小PLD出現(xiàn)的背景電路集成度不斷提高4PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開發(fā)工具提供語言、圖形等設(shè)計(jì)方法，十分靈活通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間內(nèi)部資源豐富，可用于完成存儲(chǔ)器、PLL以及DSP的功能。PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片5PLD的發(fā)展趨勢(shì)向高集成度、高速度方向進(jìn)一步發(fā)展最高集成度已達(dá)到800萬門向低電壓和低功耗方向發(fā)展，內(nèi)嵌多種功能模塊存儲(chǔ)器單元，DSP，CPUXilinx推出最小特征尺寸達(dá)到90nm的FPGA，降低成本，提高密度向數(shù)、?；旌峡删幊谭较虬l(fā)展PLD的發(fā)展趨勢(shì)向高集成度、高速度方向進(jìn)一步發(fā)展6PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級(jí)產(chǎn)品PLD生產(chǎn)廠家7PLD分類（按集成度）低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過800萬門的器件EPLD,CPLD,FPGA可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）PLD分類（按集成度）低密度8管腳數(shù)目：208個(gè)電源：3.3V（I/O）2.5V（內(nèi)核）速度250MHz內(nèi)部資源4992個(gè)邏輯單元10萬個(gè)邏輯門49152bit的RAM管腳數(shù)目：9高密度FPGA集成度的比較廠家器件邏輯宏單元RAMbitDSPblockPLLI/OAlteraEP2S180179,4009,383,04096個(gè)DSP模塊121,158XilinxXC2VP125125,13610,008,0004個(gè)PowerPC處理器121,200ActelAX200010,752295,0008684高密度FPGA集成度的比較廠家邏輯宏單元RAMDSPPLLI10PLD分類（按結(jié)構(gòu)特點(diǎn)）基于與或陣列結(jié)構(gòu)的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門陣列結(jié)構(gòu)的器件－－單元型FPGAPLD分類（按結(jié)構(gòu)特點(diǎn)）基于與或陣列結(jié)構(gòu)的器件－－陣列型11PLD分類（按編程工藝） 熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計(jì)初期階段不靈活A(yù)ctel推出用Flash保存編程數(shù)據(jù)的FPGA芯片SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復(fù)編程不用每次上電重新下載，但相對(duì)速度慢，功耗較大PLD分類（按編程工藝） 熔絲或反熔絲編程器件－－Actel12PLD的邏輯符號(hào)表示方法(1)連接的方式PLD的邏輯符號(hào)表示方法(1)連接的方式13(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D

(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF14三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器15編程連接技術(shù)

PLD表示的與門熔絲工藝的與門原理圖L=A?B?C編程連接技術(shù)PLD表示的與門熔絲工藝的與門原理圖16連接連接連接斷開A、B、C中有一個(gè)為0A、B、C都為1輸出為0；輸出為1。L=AC斷開連接連接斷開L=ABCXX器件的開關(guān)狀態(tài)不同,電路實(shí)現(xiàn)邏輯函數(shù)也就不同101111連接連接連接斷開A、B、C中有一個(gè)為0A、B、C都為1輸17PLD中的三種與、或陣列與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等)輸出函數(shù)為最小項(xiàng)表達(dá)式輸出函數(shù)的乘積項(xiàng)數(shù)不可變每個(gè)乘積項(xiàng)所含變量數(shù)可變輸出函數(shù)的乘積項(xiàng)數(shù)可變每個(gè)乘積項(xiàng)所含變量數(shù)可變PLD中的三種與、或陣列與陣列、或陣列與陣列固定，或陣與陣列18組合邏輯電路的PLD實(shí)現(xiàn)

例1由PLA構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達(dá)式，并確定其邏輯功能。寫出該電路的邏輯表達(dá)式：組合邏輯電路的PLD實(shí)現(xiàn)例1由PLA構(gòu)19AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn全加器AnBnCnAnB20試寫出該電路的邏輯表達(dá)式。

試寫出該電路的邏輯表達(dá)式。21PLD的輸出結(jié)構(gòu)舉例專用輸出結(jié)構(gòu)（基本組合輸出結(jié)構(gòu)）PLD的輸出結(jié)構(gòu)舉例專用輸出結(jié)構(gòu)（基本組合輸出結(jié)構(gòu)）22異步I/O輸出結(jié)構(gòu)異步I/O輸出結(jié)構(gòu)23寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)24其它輸出結(jié)構(gòu)含異或門的寄存器輸出結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)輸出邏輯宏單元OLMC其它輸出結(jié)構(gòu)含異或門的寄存器輸出結(jié)構(gòu)25可編程通用陣列邏輯

GeneralArrayLogic-GAL在PAL基礎(chǔ)上發(fā)展而來與陣列可編程、或陣列固定輸出功能可以自己定義E2COMS工藝，可多次編程有電子標(biāo)簽，可編程保密位與TTL器件兼容可編程通用陣列邏輯

GeneralArrayLogic26GA

L16v8框圖GA

L16v8框圖27GAL通用結(jié)構(gòu)輸入緩沖器8個(gè)輸出緩沖器（三態(tài)）8個(gè)與門陣列64×32輸出反饋/輸入緩沖器8個(gè)輸出邏輯宏單元8個(gè)（含或門陣列） OLMC（OUTPUTLOGICMacroCell）時(shí)鐘，選通GAL通用結(jié)構(gòu)輸入緩沖器8個(gè)281個(gè)可編程的與陣列8個(gè)輸入緩沖器8個(gè)輸出/反饋緩沖器8個(gè)三態(tài)輸出緩沖器8個(gè)輸出邏輯宏單元

1個(gè)時(shí)鐘輸入CLK緩沖器1個(gè)輸出使能緩沖器1個(gè)可編程的與陣列8個(gè)輸入緩沖器8個(gè)輸出/反饋緩沖器8個(gè)三態(tài)29OLMC結(jié)構(gòu)OLMC結(jié)構(gòu)30輸出邏輯宏單元（OLMC）結(jié)構(gòu)D觸發(fā)器或門異或門多路開關(guān)多路開關(guān)多路開關(guān)多路開關(guān)1)D觸發(fā)器鎖存或門的輸出狀態(tài)，使GAL可構(gòu)成時(shí)序邏輯電路2)4個(gè)多路開關(guān)PTMUX：控制來自與陣列的第一乘積項(xiàng)TSMUX:選擇輸出三態(tài)緩沖器的選通信號(hào)FMUX:決定反饋信號(hào)的來源OMUX:控制輸出信號(hào)是否鎖存3)異或門 用于控制輸出信號(hào)的極性輸出邏輯宏單元（OLMC）結(jié)構(gòu)D觸發(fā)器或門異或門多路開關(guān)多路31OLMC組成8輸入或門構(gòu)成或門陣列異或門控制輸出信號(hào)的極性（XOR為1時(shí)，輸出反相）D觸發(fā)器寄存數(shù)據(jù)，完成時(shí)序電路功能整個(gè)GAL16V8的CK、OE共用四個(gè)多路器（由AC0，AC1控制）PTMUX：選擇輸入OMUX：選擇輸出TSMUX：選擇輸出三態(tài)門的控制信號(hào)FMUX：選擇反饋信號(hào)OLMC組成8輸入或門構(gòu)成或門陣列32OLMC的組態(tài)結(jié)構(gòu)由SYN、AC0，AC1(n)控制101－專用輸入模式100－專用輸出模式111－選通組合輸出模式010－時(shí)序模式011－在時(shí)序電路中的組合輸出OLMC的組態(tài)結(jié)構(gòu)由SYN、AC0，AC1(n)控制33OLMC工作在專用輸入模式。三態(tài)緩沖器為高阻態(tài)，來自鄰級(jí)輸出信號(hào)接到與邏輯陣列的輸入當(dāng)SYN=1AC0=0AC1=1時(shí)OLMC工作在專用輸入模式。三態(tài)緩沖器為高阻態(tài)，來自鄰級(jí)輸出34101－專用輸入101－專用輸入35OLMC為組合輸出模式三態(tài)門選通異或門輸出經(jīng)觸發(fā)器送三態(tài)門當(dāng)SYN=1

AC0=0AC1=0時(shí)OLMC為組合輸出模式當(dāng)SYN=1AC0=0AC1=0時(shí)36100－專用輸出100－專用輸出37111－選通輸出111－選通輸出38010－時(shí)序輸出010－時(shí)序輸出39011－時(shí)序電路中的組合輸出011－時(shí)序電路中的組合輸出40GAL編程原理先擦除原有數(shù)據(jù)P/V管腳（19）設(shè)為高電平Sdin管腳（9）為數(shù)據(jù)輸入端（串行）Sclk管腳（8）為時(shí)鐘輸入端RAG0-RAG5選擇行地址（3，4，5，6，7，18）GAL編程原理先擦除原有數(shù)據(jù)41行地址映射行地址映射42電子標(biāo)簽*可以自己定義電子標(biāo)簽各段的含義電子標(biāo)簽*可以自己定義電子標(biāo)簽各段的含義43結(jié)構(gòu)控制字積項(xiàng)禁止位（供64位）XOR（8位）SYN（1位）AC0（一位）AC1（8位）結(jié)構(gòu)控制字積項(xiàng)禁止位（供64位）44加密單元1位一旦加密，禁止讀出內(nèi)部編程內(nèi)容。只有整體擦除時(shí)才能擦除加密單元整體擦除位1位加密單元1位45復(fù)雜可編程邏輯器件－CPLD典型的CPLD是由PLD模塊陣列組成，陣列之間有可編程的互連結(jié)構(gòu)PLDPLDPLDPLDPLDPLD類似于PAL可編程的連線復(fù)雜可編程邏輯器件－CPLD典型的CPLD是由PLD模塊陣列46AlteraMAX7000CPLD邏輯陣列模塊可編程IO模塊AlteraMAX7000CPLD邏輯陣列模塊可編程47MAX7000內(nèi)部結(jié)構(gòu)邏輯陣列塊LAB，實(shí)現(xiàn)用戶設(shè)計(jì)的邏輯功能，每個(gè)LAB內(nèi)部包含16個(gè)邏輯宏單元（MacroCell）。I/O控制塊，可配置為輸入、輸出和雙向三種工作模式?？删幊踢B線陣列PIA，為L(zhǎng)AB之間的信號(hào)提供連接所需的通道。特定輸入/輸出管腳：GCLK，GClrn，OEMAX7000內(nèi)部結(jié)構(gòu)邏輯陣列塊LAB，實(shí)現(xiàn)用戶設(shè)計(jì)的邏輯功48宏單元（Marocell)，可編程連線（PIA)和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。圖中蘭色部分是多個(gè)宏單元的集合。可編程連線負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時(shí)鐘，清零和輸出使能信號(hào)，這幾個(gè)信號(hào)有專用連線與PLD中每個(gè)宏單元相連，信號(hào)到每個(gè)宏單元的延時(shí)相同并且延時(shí)最短宏單元（Marocell)，可編程連線（PIA)和I/O控制49宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程觸發(fā)器宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程50宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列和乘積項(xiàng)選擇矩陣：實(shí)現(xiàn)輸入信號(hào)的組合邏輯可編程觸發(fā)器模塊：實(shí)現(xiàn)時(shí)序邏輯。主要對(duì)5個(gè)選擇器進(jìn)行設(shè)置。擴(kuò)展乘積項(xiàng)：對(duì)于更加復(fù)雜的邏輯功能，需要附加的乘積項(xiàng)來實(shí)現(xiàn)，有并聯(lián)擴(kuò)展乘積項(xiàng)和串連擴(kuò)展乘積項(xiàng)兩種形式。宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列和乘積項(xiàng)選擇矩陣：實(shí)現(xiàn)輸入信號(hào)的51可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn)可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式能提供適當(dāng)?shù)尿?qū)動(dòng)電流降低功耗，防止過沖和減少電源噪聲支持多種接口電壓（降低功耗）1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3V可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn)52可編程I/O單元的擺率相鄰連線之間存在一定的寄生耦合電容，一根線過大的壓擺率必然導(dǎo)致相鄰導(dǎo)線上感應(yīng)出噪聲尖峰（毛刺），或者出現(xiàn)阻抗不匹配的現(xiàn)象，從而影響電路的正常工作。較高的擺率意味著輸出驅(qū)動(dòng)必須克服線路的寄生容抗，這將導(dǎo)致：一是電路的功耗加大；二是驅(qū)動(dòng)寄生電容時(shí)會(huì)導(dǎo)致電源引線和地引線上的噪聲電壓。在低速應(yīng)用場(chǎng)合可以通過編程降低輸出信號(hào)擺率，從而減少系統(tǒng)噪聲，但加大了該信號(hào)的延時(shí)（4～5ns）。可編程I/O單元的擺率相鄰連線之間存在一定的寄生耦合電容，一53可編程連線陣列在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號(hào)連接的網(wǎng)絡(luò)CPLD中一般采用固定長(zhǎng)度的線段來進(jìn)行連接，因此信號(hào)傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測(cè)。因?yàn)槠骷に噯栴}，連線陣列不能做到100％的連通率?？删幊踢B線陣列在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元54FPGA結(jié)構(gòu)原理圖IOBCLB包含多個(gè)邏輯單元PICFPGA結(jié)構(gòu)原理圖IOBCLB包含多個(gè)邏輯單元PIC55內(nèi)部結(jié)構(gòu)稱為L(zhǎng)CA（LogicCellArray）由三個(gè)部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部連線（PIC）內(nèi)部結(jié)構(gòu)稱為L(zhǎng)CA（LogicCellArray）由三個(gè)56CLB（LE）內(nèi)部結(jié)構(gòu)CLB（LE）內(nèi)部結(jié)構(gòu)57查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊級(jí)連的方式查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

58查找表的基本原理N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊級(jí)連的方式查找表的基本原理N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SR59可編程連線可編程連線60XilinxLCA的連線XilinxLCA的連線61單長(zhǎng)線：貫穿于CLB之間，最小連接長(zhǎng)度是相鄰CLB的行距和列距；雙長(zhǎng)線：經(jīng)過兩個(gè)CLB之后和開關(guān)矩陣相連；長(zhǎng)線：貫穿整個(gè)芯片，不經(jīng)過開關(guān)矩陣；開關(guān)矩陣：提供靈活的互連；可編程互連點(diǎn)：將CLB的I/O和連線網(wǎng)絡(luò)連接；開關(guān)矩陣的尺寸>CLB單長(zhǎng)線：貫穿于CLB之間，最小連接長(zhǎng)度是相鄰CLB的行距和列62能兼容TTL和CMOS多種接口電壓和接口標(biāo)準(zhǔn)；可配置為輸入、輸出、三態(tài)等各種組態(tài)；能提供適當(dāng)?shù)尿?qū)動(dòng)電壓和電流；能得到正確的輸入，正確快速的傳遞時(shí)序信息；防止過沖，小壓降，低噪聲；可編程I/O單元能兼容TTL和CMOS多種接口電壓和接口標(biāo)準(zhǔn)；可編程I/O單63保護(hù)二級(jí)管可配置的上下拉輸出三態(tài)和擺率控制時(shí)序或組合輸出時(shí)序或組合輸入保護(hù)二級(jí)管可配置的輸出三態(tài)和擺率控制時(shí)序或組合輸出時(shí)序或組合64CPLD與FPGA的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable程序存儲(chǔ)內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場(chǎng)合完成控制邏輯能完成比較復(fù)雜的算法速度快慢其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密CPLD與FPGA的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)Produc65PLD的開發(fā)流程PLD的開發(fā)流程66設(shè)計(jì)輸入原理圖輸入使用元件符號(hào)和連線等描述綜合的效率很高但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時(shí)則顯得繁瑣，且可讀性不強(qiáng)，一般用于頂層設(shè)計(jì)時(shí)各模塊之間的連接。HDL語言輸入邏輯描述功能強(qiáng)，可讀性強(qiáng)成為國(guó)際標(biāo)準(zhǔn)，便于移植原理圖與HDL的聯(lián)系－－高級(jí)語言與匯編語言關(guān)系類似設(shè)計(jì)輸入原理圖輸入673.1設(shè)計(jì)輸入波形輸入適合時(shí)序重復(fù)的功能，不建議使用。底層編輯對(duì)器件內(nèi)部資源進(jìn)行設(shè)計(jì)，達(dá)到合理的布局和布線，以及分配引腳。網(wǎng)表輸入文件從第三方軟件輸入設(shè)計(jì)結(jié)果層次輸入融合多個(gè)設(shè)計(jì)模塊，完成一個(gè)數(shù)字系統(tǒng)。3.1設(shè)計(jì)輸入波形輸入68設(shè)計(jì)處理自動(dòng)錯(cuò)誤定位發(fā)現(xiàn)設(shè)計(jì)的錯(cuò)誤，如HDL的語法錯(cuò)誤，以及與邏輯設(shè)計(jì)原則相違背的設(shè)計(jì)。邏輯綜合與適配多器件劃分劃分時(shí)保證所需器件最小，器件之間的引腳最少，即耦合最小。輸出編程文件：生成可供器件編程使用的數(shù)據(jù)文件對(duì)器件編程的文件（*pof）對(duì)SRAM編程的文件（*sof）設(shè)計(jì)處理自動(dòng)錯(cuò)誤定位69設(shè)計(jì)處理綜合和優(yōu)化優(yōu)化：將邏輯化簡(jiǎn)，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源綜合：將模塊化層次化設(shè)計(jì)的多個(gè)文件合并為一個(gè)網(wǎng)表，使設(shè)計(jì)層次平面化映射把設(shè)計(jì)分為多個(gè)適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式布局與布線將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接設(shè)計(jì)處理綜合和優(yōu)化70模擬仿真功能仿真不考慮信號(hào)傳輸和器件的延時(shí)時(shí)序仿真不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線延時(shí)也會(huì)有比較大的不同在線驗(yàn)證利用實(shí)現(xiàn)手段測(cè)試器件最終功能和性能指標(biāo)模擬仿真功能仿真71在系統(tǒng)編程技術(shù)ISP－－

InSystemProgram對(duì)PLD的邏輯功能可隨時(shí)進(jìn)行修改。由Lattice公司率先發(fā)明優(yōu)點(diǎn)：方便硬件的調(diào)試方便硬件版本的升級(jí)，類似于軟件升級(jí)在系統(tǒng)編程技術(shù)ISP－－

InSystemProgram72在系統(tǒng)編程技術(shù)ISP－－

InSystemProgram在系統(tǒng)編程技術(shù)ISP－－

InSystemProgram73可編程邏輯器件可編程邏輯器件74器件為什么可編程數(shù)學(xué)基礎(chǔ)－－布爾代數(shù)邏輯函數(shù)的表示：SOP－－最小項(xiàng)之和POS－－最大項(xiàng)之積組合電路的編程實(shí)現(xiàn)方法器件為什么可編程數(shù)學(xué)基礎(chǔ)－－布爾代數(shù)組合電路的75基本的可編程器件與陣列輸入或陣列乘積項(xiàng)輸出基本的可編程器件與陣列輸入或陣列乘積項(xiàng)輸出76PLD出現(xiàn)的背景電路集成度不斷提高SSIMSILSIVLSI計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用CADCAEEDA設(shè)計(jì)方法的發(fā)展自下而上自上而下用戶需要設(shè)計(jì)自己需要的專用電路專用集成電路（ASIC－ApplicationSpecificIntegratedCircuits）開發(fā)周期長(zhǎng)，投入大，風(fēng)險(xiǎn)大可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小PLD出現(xiàn)的背景電路集成度不斷提高77PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開發(fā)工具提供語言、圖形等設(shè)計(jì)方法，十分靈活通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間內(nèi)部資源豐富，可用于完成存儲(chǔ)器、PLL以及DSP的功能。PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片78PLD的發(fā)展趨勢(shì)向高集成度、高速度方向進(jìn)一步發(fā)展最高集成度已達(dá)到800萬門向低電壓和低功耗方向發(fā)展，內(nèi)嵌多種功能模塊存儲(chǔ)器單元，DSP，CPUXilinx推出最小特征尺寸達(dá)到90nm的FPGA，降低成本，提高密度向數(shù)、模混合可編程方向發(fā)展PLD的發(fā)展趨勢(shì)向高集成度、高速度方向進(jìn)一步發(fā)展79PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級(jí)產(chǎn)品PLD生產(chǎn)廠家80PLD分類（按集成度）低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過800萬門的器件EPLD,CPLD,FPGA可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）PLD分類（按集成度）低密度81管腳數(shù)目：208個(gè)電源：3.3V（I/O）2.5V（內(nèi)核）速度250MHz內(nèi)部資源4992個(gè)邏輯單元10萬個(gè)邏輯門49152bit的RAM管腳數(shù)目：82高密度FPGA集成度的比較廠家器件邏輯宏單元RAMbitDSPblockPLLI/OAlteraEP2S180179,4009,383,04096個(gè)DSP模塊121,158XilinxXC2VP125125,13610,008,0004個(gè)PowerPC處理器121,200ActelAX200010,752295,0008684高密度FPGA集成度的比較廠家邏輯宏單元RAMDSPPLLI83PLD分類（按結(jié)構(gòu)特點(diǎn)）基于與或陣列結(jié)構(gòu)的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門陣列結(jié)構(gòu)的器件－－單元型FPGAPLD分類（按結(jié)構(gòu)特點(diǎn)）基于與或陣列結(jié)構(gòu)的器件－－陣列型84PLD分類（按編程工藝） 熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計(jì)初期階段不靈活A(yù)ctel推出用Flash保存編程數(shù)據(jù)的FPGA芯片SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復(fù)編程不用每次上電重新下載，但相對(duì)速度慢，功耗較大PLD分類（按編程工藝） 熔絲或反熔絲編程器件－－Actel85PLD的邏輯符號(hào)表示方法(1)連接的方式PLD的邏輯符號(hào)表示方法(1)連接的方式86(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D

(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF87三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器88編程連接技術(shù)

PLD表示的與門熔絲工藝的與門原理圖L=A?B?C編程連接技術(shù)PLD表示的與門熔絲工藝的與門原理圖89連接連接連接斷開A、B、C中有一個(gè)為0A、B、C都為1輸出為0；輸出為1。L=AC斷開連接連接斷開L=ABCXX器件的開關(guān)狀態(tài)不同,電路實(shí)現(xiàn)邏輯函數(shù)也就不同101111連接連接連接斷開A、B、C中有一個(gè)為0A、B、C都為1輸90PLD中的三種與、或陣列與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等)輸出函數(shù)為最小項(xiàng)表達(dá)式輸出函數(shù)的乘積項(xiàng)數(shù)不可變每個(gè)乘積項(xiàng)所含變量數(shù)可變輸出函數(shù)的乘積項(xiàng)數(shù)可變每個(gè)乘積項(xiàng)所含變量數(shù)可變PLD中的三種與、或陣列與陣列、或陣列與陣列固定，或陣與陣列91組合邏輯電路的PLD實(shí)現(xiàn)

例1由PLA構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達(dá)式，并確定其邏輯功能。寫出該電路的邏輯表達(dá)式：組合邏輯電路的PLD實(shí)現(xiàn)例1由PLA構(gòu)92AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn全加器AnBnCnAnB93試寫出該電路的邏輯表達(dá)式。

試寫出該電路的邏輯表達(dá)式。94PLD的輸出結(jié)構(gòu)舉例專用輸出結(jié)構(gòu)（基本組合輸出結(jié)構(gòu)）PLD的輸出結(jié)構(gòu)舉例專用輸出結(jié)構(gòu)（基本組合輸出結(jié)構(gòu)）95異步I/O輸出結(jié)構(gòu)異步I/O輸出結(jié)構(gòu)96寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)97其它輸出結(jié)構(gòu)含異或門的寄存器輸出結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)輸出邏輯宏單元OLMC其它輸出結(jié)構(gòu)含異或門的寄存器輸出結(jié)構(gòu)98可編程通用陣列邏輯

GeneralArrayLogic-GAL在PAL基礎(chǔ)上發(fā)展而來與陣列可編程、或陣列固定輸出功能可以自己定義E2COMS工藝，可多次編程有電子標(biāo)簽，可編程保密位與TTL器件兼容可編程通用陣列邏輯

GeneralArrayLogic99GA

L16v8框圖GA

L16v8框圖100GAL通用結(jié)構(gòu)輸入緩沖器8個(gè)輸出緩沖器（三態(tài)）8個(gè)與門陣列64×32輸出反饋/輸入緩沖器8個(gè)輸出邏輯宏單元8個(gè)（含或門陣列） OLMC（OUTPUTLOGICMacroCell）時(shí)鐘，選通GAL通用結(jié)構(gòu)輸入緩沖器8個(gè)1011個(gè)可編程的與陣列8個(gè)輸入緩沖器8個(gè)輸出/反饋緩沖器8個(gè)三態(tài)輸出緩沖器8個(gè)輸出邏輯宏單元

1個(gè)時(shí)鐘輸入CLK緩沖器1個(gè)輸出使能緩沖器1個(gè)可編程的與陣列8個(gè)輸入緩沖器8個(gè)輸出/反饋緩沖器8個(gè)三態(tài)102OLMC結(jié)構(gòu)OLMC結(jié)構(gòu)103輸出邏輯宏單元（OLMC）結(jié)構(gòu)D觸發(fā)器或門異或門多路開關(guān)多路開關(guān)多路開關(guān)多路開關(guān)1)D觸發(fā)器鎖存或門的輸出狀態(tài)，使GAL可構(gòu)成時(shí)序邏輯電路2)4個(gè)多路開關(guān)PTMUX：控制來自與陣列的第一乘積項(xiàng)TSMUX:選擇輸出三態(tài)緩沖器的選通信號(hào)FMUX:決定反饋信號(hào)的來源OMUX:控制輸出信號(hào)是否鎖存3)異或門 用于控制輸出信號(hào)的極性輸出邏輯宏單元（OLMC）結(jié)構(gòu)D觸發(fā)器或門異或門多路開關(guān)多路104OLMC組成8輸入或門構(gòu)成或門陣列異或門控制輸出信號(hào)的極性（XOR為1時(shí)，輸出反相）D觸發(fā)器寄存數(shù)據(jù)，完成時(shí)序電路功能整個(gè)GAL16V8的CK、OE共用四個(gè)多路器（由AC0，AC1控制）PTMUX：選擇輸入OMUX：選擇輸出TSMUX：選擇輸出三態(tài)門的控制信號(hào)FMUX：選擇反饋信號(hào)OLMC組成8輸入或門構(gòu)成或門陣列105OLMC的組態(tài)結(jié)構(gòu)由SYN、AC0，AC1(n)控制101－專用輸入模式100－專用輸出模式111－選通組合輸出模式010－時(shí)序模式011－在時(shí)序電路中的組合輸出OLMC的組態(tài)結(jié)構(gòu)由SYN、AC0，AC1(n)控制106OLMC工作在專用輸入模式。三態(tài)緩沖器為高阻態(tài)，來自鄰級(jí)輸出信號(hào)接到與邏輯陣列的輸入當(dāng)SYN=1AC0=0AC1=1時(shí)OLMC工作在專用輸入模式。三態(tài)緩沖器為高阻態(tài)，來自鄰級(jí)輸出107101－專用輸入101－專用輸入108OLMC為組合輸出模式三態(tài)門選通異或門輸出經(jīng)觸發(fā)器送三態(tài)門當(dāng)SYN=1

AC0=0AC1=0時(shí)OLMC為組合輸出模式當(dāng)SYN=1AC0=0AC1=0時(shí)109100－專用輸出100－專用輸出110111－選通輸出111－選通輸出111010－時(shí)序輸出010－時(shí)序輸出112011－時(shí)序電路中的組合輸出011－時(shí)序電路中的組合輸出113GAL編程原理先擦除原有數(shù)據(jù)P/V管腳（19）設(shè)為高電平Sdin管腳（9）為數(shù)據(jù)輸入端（串行）Sclk管腳（8）為時(shí)鐘輸入端RAG0-RAG5選擇行地址（3，4，5，6，7，18）GAL編程原理先擦除原有數(shù)據(jù)114行地址映射行地址映射115電子標(biāo)簽*可以自己定義電子標(biāo)簽各段的含義電子標(biāo)簽*可以自己定義電子標(biāo)簽各段的含義116結(jié)構(gòu)控制字積項(xiàng)禁止位（供64位）XOR（8位）SYN（1位）AC0（一位）AC1（8位）結(jié)構(gòu)控制字積項(xiàng)禁止位（供64位）117加密單元1位一旦加密，禁止讀出內(nèi)部編程內(nèi)容。只有整體擦除時(shí)才能擦除加密單元整體擦除位1位加密單元1位118復(fù)雜可編程邏輯器件－CPLD典型的CPLD是由PLD模塊陣列組成，陣列之間有可編程的互連結(jié)構(gòu)PLDPLDPLDPLDPLDPLD類似于PAL可編程的連線復(fù)雜可編程邏輯器件－CPLD典型的CPLD是由PLD模塊陣列119AlteraMAX7000CPLD邏輯陣列模塊可編程IO模塊AlteraMAX7000CPLD邏輯陣列模塊可編程120MAX7000內(nèi)部結(jié)構(gòu)邏輯陣列塊LAB，實(shí)現(xiàn)用戶設(shè)計(jì)的邏輯功能，每個(gè)LAB內(nèi)部包含16個(gè)邏輯宏單元（MacroCell）。I/O控制塊，可配置為輸入、輸出和雙向三種工作模式?？删幊踢B線陣列PIA，為L(zhǎng)AB之間的信號(hào)提供連接所需的通道。特定輸入/輸出管腳：GCLK，GClrn，OEMAX7000內(nèi)部結(jié)構(gòu)邏輯陣列塊LAB，實(shí)現(xiàn)用戶設(shè)計(jì)的邏輯功121宏單元（Marocell)，可編程連線（PIA)和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。圖中蘭色部分是多個(gè)宏單元的集合?？删幊踢B線負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時(shí)鐘，清零和輸出使能信號(hào)，這幾個(gè)信號(hào)有專用連線與PLD中每個(gè)宏單元相連，信號(hào)到每個(gè)宏單元的延時(shí)相同并且延時(shí)最短宏單元（Marocell)，可編程連線（PIA)和I/O控制122宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程觸發(fā)器宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程123宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列和乘積項(xiàng)選擇矩陣：實(shí)現(xiàn)輸入信號(hào)的組合邏輯可編程觸發(fā)器模塊：實(shí)現(xiàn)時(shí)序邏輯。主要對(duì)5個(gè)選擇器進(jìn)行設(shè)置。擴(kuò)展乘積項(xiàng)：對(duì)于更加復(fù)雜的邏輯功能，需要附加的乘積項(xiàng)來實(shí)現(xiàn)，有并聯(lián)擴(kuò)展乘積項(xiàng)和串連擴(kuò)展乘積項(xiàng)兩種形式。宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列和乘積項(xiàng)選擇矩陣：實(shí)現(xiàn)輸入信號(hào)的124可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn)可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式能提供適當(dāng)?shù)尿?qū)動(dòng)電流降低功耗，防止過沖和減少電源噪聲支持多種接口電壓（降低功耗）1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3V可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn)125可編程I/O單元的擺率相鄰連線之間存在一定的寄生耦合電容，一根線過大的壓擺率必然導(dǎo)致相鄰導(dǎo)線上感應(yīng)出噪聲尖峰（毛刺），或者出現(xiàn)阻抗不匹配的現(xiàn)象，從而影響電路的正常工作。較高的擺率意味著輸出驅(qū)動(dòng)必須克服線路的寄生容抗，這將導(dǎo)致：一是電路的功耗加大；二是驅(qū)動(dòng)寄生電容時(shí)會(huì)導(dǎo)致電源引線和地引線上的噪聲電壓。在低速應(yīng)用場(chǎng)合可以通過編程降低輸出信號(hào)擺率，從而減少系統(tǒng)噪聲，但加大了該信號(hào)的延時(shí)（4～5ns）?？删幊蘄/O單元的擺率相鄰連線之間存在一定的寄生耦合電容，一126可編程連線陣列在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號(hào)連接的網(wǎng)絡(luò)CPLD中一般采用固定長(zhǎng)度的線段來進(jìn)行連接，因此信號(hào)傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測(cè)。因?yàn)槠骷に噯栴}，連線陣列不能做到100％的連通率。可編程連線陣列在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元127FPGA結(jié)構(gòu)原理圖IOBCLB包含多個(gè)邏輯單元PICFPGA結(jié)構(gòu)原理圖IOBCLB包含多個(gè)邏輯單元PIC128內(nèi)部結(jié)構(gòu)稱為L(zhǎng)CA（LogicCellArray）由三個(gè)部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部連線（PIC）內(nèi)部結(jié)構(gòu)稱為L(zhǎng)CA（LogicCellArray）由三個(gè)129CLB（LE）內(nèi)部結(jié)構(gòu)CLB（LE）內(nèi)部結(jié)構(gòu)130查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊級(jí)連的方式查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

131查找表的基本原理N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多于輸入的查找表