計(jì)算機(jī)組成原理第六章總線系統(tǒng)04二月20236.1系統(tǒng)總線一、總線的基本概念

總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路，借助總線連接，計(jì)算機(jī)在各系統(tǒng)部件之間實(shí)現(xiàn)傳送地址、數(shù)據(jù)和控制信息的操作。因此，所謂總線就是指能為多個(gè)功能部件服務(wù)的一組公用信息線。

04二月20236.1系統(tǒng)總線一個(gè)單處理器系統(tǒng)中的總線，大致分為三類：

(1)內(nèi)部總線：CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線。

(2)系統(tǒng)總線：CPU同計(jì)算機(jī)系統(tǒng)的其他高速功能部件，如存儲(chǔ)器、通道等互相連接的總線。

(3)I/O總線：中、低速I/O設(shè)備之間互相連接的總線。04二月20236.1系統(tǒng)總線04二月20231、總線的特性

（1）物理特性:

指總線的物理連接方式，它包括總線的根數(shù)，總線的插頭、插座的形狀，引腳的排列方式等等。

（2）功能特性:

功能特性描述總線中每一根線的功能。從功能上看，總線分為地址總線、數(shù)據(jù)總線、控制總線三大類。地址總線的寬度指明了總線能直接訪問存儲(chǔ)器的地址空間范圍。數(shù)據(jù)總線的寬度指明了訪問一次存儲(chǔ)器或外設(shè)時(shí)能夠交換的數(shù)據(jù)位數(shù)?？刂瓶偩€包括CPU發(fā)出的各種控制命令（存儲(chǔ)器讀/寫、I/O讀/寫）外設(shè)與主機(jī)的同步匹配信號(hào)、中斷信號(hào)、DMA控制信號(hào)等等。6.1系統(tǒng)總線04二月2023

（3）電器特性:

電器特性定義每根線上信號(hào)的傳遞方向及有效電平范圍。一般規(guī)定送入CPU的信號(hào)叫輸入信號(hào)（IN），從CPU發(fā)出的信號(hào)叫輸出信號(hào)（OUT）,例如地址總線是輸出線，數(shù)據(jù)總線是雙向傳遞的信號(hào)線，這兩類信號(hào)線都是高電平有效?？刂瓶偩€中各條線一般是單向的，有CPU發(fā)出的，也有進(jìn)入CPU的。有高電平有效的，也有低電平有效的?？偩€的電平都符合TTL電平的定義。

（4）時(shí)間特性:

時(shí)間特性規(guī)定了每根線在什么時(shí)間有效，也就是說(shuō)，只有規(guī)定了總線上各信號(hào)有效的時(shí)序關(guān)系，CPU才能正確無(wú)誤的使用。6.1系統(tǒng)總線04二月2023

2.總線的標(biāo)準(zhǔn)化相同的指令系統(tǒng)，相同的功能，不同廠家生產(chǎn)的各功能部件在實(shí)現(xiàn)方法上幾乎沒有相同的，但各廠家生產(chǎn)的相同功能部件卻可以互換使用，其原因何在呢？就是因?yàn)樗鼈兌甲袷亓讼嗤南到y(tǒng)總線的要求，這就是系統(tǒng)總線的標(biāo)準(zhǔn)化問題。

6.1系統(tǒng)總線04二月2023例如：微型計(jì)算機(jī)系統(tǒng)中采用的標(biāo)準(zhǔn)總線：

ISA總線（16位，帶寬8MB/s）

EISA總線（32位，帶寬33.3MB／S

VESA總線（32位，帶寬132MB／s）PCI總線又進(jìn)一步過渡到64位，100MHZ。6.1系統(tǒng)總線04二月2023總線帶寬:它是衡量總線性能的重要指標(biāo)，定義為總線本身所能達(dá)到的最高傳輸速率，單位是兆字節(jié)每秒（MB/s）。實(shí)際帶寬會(huì)受到總線布線長(zhǎng)度、總線驅(qū)動(dòng)器／接收器性能、連接在總線上的模塊數(shù)等因素的影響。這些因素將造成信號(hào)在總線上的畸變和延時(shí)，使總線最高傳輸速率受到限制。6.1系統(tǒng)總線04二月2023例1:（l）某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHZ，總線帶寬是多少？（2）如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHZ，總線帶寬是多少？解：（l）設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得Dr=D/T=D×1/T=D×f=4B×33×106/s=132MB/s(2)

64位=8B，Dr=D×f=8B×66×106/s=528MB/s6.1系統(tǒng)總線04二月2023二、總線的連接方式任何數(shù)字計(jì)算機(jī)的用途在很大程度上決定于它所能連接的外圍設(shè)備。遺憾的是，由于外圍設(shè)備種類繁多，速度各異不可能簡(jiǎn)單地把外圍設(shè)備連載CPU上。因此必須尋找一種方法，以便將外圍設(shè)備同某種計(jì)算機(jī)連接起來(lái)，使他們?cè)谝黄鹂梢哉９ぷ?。通常，這項(xiàng)任務(wù)由適配器部件來(lái)完成。通過適配器可以實(shí)現(xiàn)高速機(jī)器與低速機(jī)器之間工作速度上的匹配和同步，并完成計(jì)算機(jī)和外設(shè)之間的所有數(shù)據(jù)傳送和控制。適配器通常簡(jiǎn)稱為接口。6.1系統(tǒng)總線04二月20236.1系統(tǒng)總線04二月2023大多數(shù)總線都是以相同方式構(gòu)成的，其不同之處僅在于總線中數(shù)據(jù)線和地址線的數(shù)目，以及控制線的多少及其控制功能。然而，總線的排列布置與其他各類部件的連接方式對(duì)計(jì)算機(jī)的性能來(lái)說(shuō)，將起著十分重要的作用。根據(jù)連接方式不同，單機(jī)系統(tǒng)中采用的總線結(jié)構(gòu)有三種類型：（1）單總線結(jié)構(gòu)；（2）雙總線結(jié)構(gòu)；（3）三總線結(jié)構(gòu)。6.1系統(tǒng)總線04二月2023在許多單處理器的計(jì)算機(jī)中，使用一條單一的總線來(lái)連接CPU、內(nèi)存和I/O設(shè)備，叫做單總線結(jié)構(gòu)。1、單總線結(jié)構(gòu)6.1系統(tǒng)總線04二月2023這種結(jié)構(gòu)保持了單總線系統(tǒng)簡(jiǎn)單、易于擴(kuò)充的優(yōu)點(diǎn)，但又在CPU和內(nèi)存之間專門設(shè)置了一組高速的存儲(chǔ)總線，使CPU可通過專用總線與存儲(chǔ)器交換信息，并減輕了系統(tǒng)總線的負(fù)擔(dān)，同時(shí)內(nèi)存仍可通過系統(tǒng)總線與外設(shè)之間實(shí)現(xiàn)DMA操作，而不必經(jīng)過CPU．當(dāng)然這種雙總線系統(tǒng)以增加硬件為代價(jià)。2.雙總線結(jié)構(gòu)6.1系統(tǒng)總線04二月20233.三總線結(jié)構(gòu)

它是在雙總線系統(tǒng)的基礎(chǔ)上增加I／O總線形成的。其中系統(tǒng)總線是CPU、主存和通道（IOP）之間進(jìn)行數(shù)據(jù)傳送的公共通路，而I／O總線是多個(gè)外部設(shè)備與通道之間進(jìn)行數(shù)據(jù)傳送的公共通路。

6.1系統(tǒng)總線04二月2023三、總線的內(nèi)部結(jié)構(gòu)

早期總線的內(nèi)部結(jié)構(gòu)，它實(shí)際上是處理器芯片引腳的延伸，是處理器與I/O設(shè)備適配器的通道。這種簡(jiǎn)單的總線一般也由50——100條線組成，這些線按其功能可以分為三類：地址線、數(shù)據(jù)線和控制線。6.1系統(tǒng)總線04二月2023地址線——單向用來(lái)傳送主存和設(shè)備的地址；數(shù)據(jù)線——雙向用來(lái)傳送數(shù)據(jù)；控制線——對(duì)每一根來(lái)說(shuō)是單向的（CPU發(fā)向接口或接口發(fā)向CPU)用來(lái)指明數(shù)據(jù)傳送的方向（存儲(chǔ)器讀、存儲(chǔ)器寫、I/O讀、I/O寫），中斷控制（請(qǐng)求，識(shí)別）和定時(shí)控制等。6.1系統(tǒng)總線04二月2023簡(jiǎn)單總線結(jié)構(gòu)的不足之處在于：第一，CPU是總線的唯一控制者。即使后來(lái)增加了具有簡(jiǎn)單仲裁邏輯的DMA控制器以支持DMA傳送，但仍不能滿足多CPU環(huán)境的要求。第二，總線信號(hào)是CPU引腳信號(hào)的延伸，故總線結(jié)構(gòu)緊密與CPU相關(guān)，通用性差。6.1系統(tǒng)總線04二月2023

當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)是一些標(biāo)準(zhǔn)總線，追求與結(jié)構(gòu)、CPU、技術(shù)無(wú)關(guān)的開發(fā)標(biāo)準(zhǔn)。

在當(dāng)代總線結(jié)構(gòu)中，CPU和它私有的cache一起作為一個(gè)模塊與總線相連。系統(tǒng)中允許有多個(gè)這樣的處理器模塊。而總線控制器完成幾個(gè)總線請(qǐng)求者之間的協(xié)調(diào)與仲裁。

6.1系統(tǒng)總線04二月2023整個(gè)總線分成如下四部分：

1、數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線組成。

2、仲裁總線：包括總線請(qǐng)求線和總線授權(quán)線。

3、中斷和同步總線：用于處理帶優(yōu)先級(jí)的中斷操作，包括中斷請(qǐng)求線和中斷認(rèn)可線。

4、公用線：包括時(shí)鐘信號(hào)線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號(hào)線等。6.1系統(tǒng)總線04二月2023四、總線結(jié)構(gòu)實(shí)例

大多數(shù)計(jì)算機(jī)采用了分層次的多總線結(jié)構(gòu)。在這種結(jié)構(gòu)中，速度差異較大的設(shè)備模塊使用不同速度的總線，而速度相近的設(shè)備模塊使用同一類總線。顯然，這種結(jié)構(gòu)的優(yōu)點(diǎn)不僅解決了總線負(fù)載過重的問題，而且使總線設(shè)計(jì)簡(jiǎn)單，并能充分發(fā)揮每類總線的效率。圖6.6是Pentium計(jì)算機(jī)主板的總線結(jié)構(gòu)框圖（見演示圖6.6）?？梢钥闯?，它是一個(gè)三層次的多總線結(jié)構(gòu)，即有CPU總線、PCI總線和ISA總線。

6.1系統(tǒng)總線04二月2023

CPU總線：也稱CPU-存儲(chǔ)器總線，它是一個(gè)64位數(shù)據(jù)線和32位地址線的同步總線。總線時(shí)鐘頻率為66.6MHZ（或60MHZ），CPU內(nèi)部時(shí)鐘是此時(shí)鐘頻率的倍頻。此總線可連接4—128MB的主存。主存擴(kuò)充容量是以內(nèi)存條形式插入主板有關(guān)插座來(lái)實(shí)現(xiàn)的。CPU總線還接有L2級(jí)cache。主存控制器和cache控制器芯片用來(lái)管理CPU對(duì)主存和。ache的存取操作。CPU是這條總線的主控者，但必要時(shí)可放棄總線控制權(quán)。從傳統(tǒng)的觀點(diǎn)看，可以把CPU總線看成是CPU引腳信號(hào)的延伸。6.1系統(tǒng)總線04二月2023PCI總錢：用于連接高速的I／O設(shè)備模塊，如圖形顯示器適配器、網(wǎng)絡(luò)接口控制器、硬盤控制器等。通過“橋”芯片，上面與更高速的CPU總線相連，下面與低速的ISA總線相接。PCI總線是一個(gè)32（或64位）的同步總線，32位（或64位）數(shù)據(jù)／地址線是同一組線，分時(shí)復(fù)用?？偩€時(shí)鐘頻率為33.3MHZ，總線帶寬是132MB／s.PCI總線采用集中式仲裁方式，有專用的PCI總線仲裁器。主板上一般有3個(gè)PCI總線擴(kuò)充槽。6.1系統(tǒng)總線04二月2023ISA總線：Pentium機(jī)使用該總線與低速1／O設(shè)備連接。主板上一般留有3－4個(gè)ISA總線擴(kuò)充槽，以便使用各種16位／8位適配器卡。該總線支持7個(gè)DMA通道和15級(jí)可屏蔽硬件中斷。另外，ISA總線控制邏輯還通過主板上的片級(jí)總線與實(shí)時(shí)鐘／日歷、ROM、鍵盤和鼠標(biāo)控制器（8042微處理器）等芯片相連接。6.1系統(tǒng)總線04二月2023我們看到，CPU總線、PCI總線、ISA總線通過兩個(gè)“橋”芯片連成整體。橋芯片在此起到了信號(hào)速度緩沖、電平轉(zhuǎn)換和控制協(xié)議的轉(zhuǎn)換作用。有的資料將CPU總線-PCI總線的橋稱為北橋，將PCI總線-ISA總線的橋稱為南橋。通過橋?qū)深惒煌目偩€粘合在一起的技術(shù)特別適合于系統(tǒng)的升級(jí)代換。這樣，每當(dāng)CPU芯片升級(jí)時(shí)只需改變CPU總線和北橋芯片，全部原有的外圍設(shè)備可自動(dòng)繼續(xù)工作。

6.1系統(tǒng)總線04二月2023

Pentium個(gè)人機(jī)總線系統(tǒng)中有一個(gè)核心邏輯芯片組，簡(jiǎn)稱PCI芯片組，它包括主存控制器和cache控制芯片、北橋芯片和南橋芯片。這個(gè)芯片組叫Intel430系列、440系列，他們?cè)谙到y(tǒng)中起者至關(guān)重要的作用。6.2總線接口04二月2023一、信息的傳送方式

數(shù)字計(jì)算機(jī)使用二進(jìn)制數(shù)，它們或用電位的高、低來(lái)表示，或用脈沖的有，無(wú)來(lái)表示。計(jì)算機(jī)系統(tǒng)中，傳輸信息采用三種方式：串行傳送、并行傳送和分時(shí)傳送。但是出于速度和效率上的考慮，系統(tǒng)總線上傳送的信息必須采用并行傳送方式。在一些微型計(jì)算機(jī)中，由于CPU引腳數(shù)的限制，系統(tǒng)總線傳送信息時(shí)還采用并串行方式或分時(shí)方式．6.2總線接口04二月2023

1.串行傳送當(dāng)信息以串行方式傳送時(shí)，只有一條傳輸線，且采用脈沖傳送。在串行傳送時(shí)，按順序來(lái)傳送表示一個(gè)數(shù)碼的所有二進(jìn)制位(bit)的脈沖信號(hào)，每次一位，通常以第一個(gè)脈沖信號(hào)表示數(shù)碼的最低有效位，最后一個(gè)脈沖信號(hào)表示數(shù)碼的最高有效位。在串行傳送時(shí)，被傳送的數(shù)據(jù)需要在發(fā)送部件進(jìn)行并－－串變換，這稱為拆卸；而在接收部件又需要進(jìn)行串－－并變換，這稱為裝配。6.2總線接口04二月2023串行傳送的主要優(yōu)點(diǎn)是只需要一條傳輸線，這一點(diǎn)對(duì)長(zhǎng)距離傳輸顯得特別重要，不管傳送的數(shù)據(jù)量有多少，只需要一條傳輸線，成本比較低廉。6.2總線接口04二月20232.并行傳送用并行方式傳送二進(jìn)制信息時(shí)，對(duì)每個(gè)數(shù)據(jù)位都需要單獨(dú)一條傳輸線。信息有多少二進(jìn)制位組成，就需要多少條傳輸線，從而使得二進(jìn)制數(shù)“0”或“1”在不同的線上同時(shí)進(jìn)行傳送。并行傳送一般采用電位傳送。由于所有的位同時(shí)被傳送，所以并行數(shù)據(jù)傳送比串行數(shù)據(jù)傳送快得多。6.2總線接口04二月20233.分時(shí)傳送

分時(shí)傳送有兩種概念。

一是采用總線復(fù)用方式:某個(gè)傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。為此必須劃分時(shí)間片，以便在不同的時(shí)間間隔中完成傳送地址和傳送數(shù)據(jù)的任務(wù)。

分時(shí)傳送的另一種概念:是共享總線的部件分時(shí)使用總線。6.2總線接口04二月2023二、接口的基本概念接口即I/O設(shè)備適配器，具體指CPU和主存、外圍設(shè)備之間通過總線進(jìn)行連接的邏輯部件。接口部件在它動(dòng)態(tài)連接的兩個(gè)部件之間起著“轉(zhuǎn)換器”的作用，以便實(shí)現(xiàn)彼此之間的信息傳送。為了使所有的外圍設(shè)備能夠兼容，并能在一起正確地工作，CPU規(guī)定了不同的信息傳送控制方法。一個(gè)標(biāo)準(zhǔn)接口可能連接一個(gè)設(shè)備，也可能連接多個(gè)設(shè)備。

I/O接口模塊框圖

6.2總線接口04二月2023

CPU、接口和外圍設(shè)備之間的連接關(guān)系6.2總線接口04二月2023典型的接口通常具有如下功能：1.控制:接口靠程序的指令信息來(lái)控制外圍設(shè)備的動(dòng)作，如啟動(dòng)、關(guān)閉設(shè)備等。2.緩沖:接口在外圍設(shè)備和計(jì)算機(jī)系統(tǒng)其他部件之間用作為一個(gè)緩沖器，以補(bǔ)償各種設(shè)備在速度上的差異。3.狀態(tài):接口監(jiān)視外圍設(shè)備的工作狀態(tài)并保存狀態(tài)信息。狀態(tài)信息包括數(shù)據(jù)“準(zhǔn)備就緒”、“忙”、“錯(cuò)誤”等等，供CPU詢問外圍設(shè)備時(shí)進(jìn)行分析之用。6.2總線接口04二月20234.轉(zhuǎn)換:接口可以完成任何要求的數(shù)據(jù)轉(zhuǎn)換，例如并－－串轉(zhuǎn)換或串－－并轉(zhuǎn)換，因此數(shù)據(jù)能在外圍設(shè)備和CPU之間正確地進(jìn)行傳送。5.整理：接口可以完成一些特別的功能，例如在需要時(shí)可以修改字計(jì)數(shù)器或當(dāng)前內(nèi)存地址寄存器。6.程序中斷：每當(dāng)外圍設(shè)備向CPU請(qǐng)求某種動(dòng)作時(shí)，接口即發(fā)生一個(gè)中斷請(qǐng)求信號(hào)到CPU。6.2總線接口04二月2023事實(shí)上，一個(gè)適配器必有兩個(gè)接口：

一是和系統(tǒng)總線的接口：CPU和適配器的數(shù)據(jù)交換一定的是并行方式；

二是和外設(shè)的接口：適配器和外設(shè)的數(shù)據(jù)交換可能是并行方式，也可能是串行方式。根據(jù)外圍設(shè)備供求串行數(shù)據(jù)或并行數(shù)據(jù)的方式不同，適配器分為串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩大類。6.2總線接口04二月2023【例2】利用串行方式傳送字符，每秒鐘傳送的數(shù)據(jù)位數(shù)常稱為波特。假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)數(shù)據(jù)位(起始位、停止位、8個(gè)數(shù)據(jù)位)，問傳送的波特?cái)?shù)是多少?每個(gè)數(shù)據(jù)位占用的時(shí)間是多少?【解】：波特?cái)?shù)為：10位×120/秒=1200波特每個(gè)數(shù)據(jù)位占用的時(shí)間Td是波特?cái)?shù)的倒數(shù)：Td=1/1200=0.833×0.001s=0.833ms6.3總線的仲裁04二月2023

連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)。如CPU模塊，它在不同的時(shí)間可以用作主方，也可用作從方；而存儲(chǔ)器模塊只能用作從方。主方可以啟動(dòng)一個(gè)總線周期，而從方只能響應(yīng)主方的請(qǐng)求。每次總線操作，只能有一個(gè)主方占用總線控制權(quán)，但同一時(shí)間里可以有一個(gè)或多個(gè)從方。

主方持續(xù)控制總線的時(shí)間稱為總線占用期。

按照總線仲裁電路的位置不同，仲裁方式分為集中式仲裁和分布式仲裁兩類。6.3總線的仲裁04二月2023一、

集中式仲裁集中式仲裁中每個(gè)功能模塊有兩條線連到中央仲裁器：一條是送往仲裁器的總線請(qǐng)求信號(hào)線BR，一條是仲裁器送出的總線授權(quán)信號(hào)線BG。集中式仲裁有三種：1、鏈?zhǔn)讲樵兎绞?、計(jì)數(shù)器定時(shí)查詢方式：3、獨(dú)立請(qǐng)求方式6.3總線的仲裁04二月2023

鏈?zhǔn)讲樵兎绞降闹饕攸c(diǎn)是，總線授權(quán)信號(hào)BG串行地從一個(gè)I／O接口傳送到下一個(gè)I／O接口。假如BG到達(dá)的接口無(wú)總線請(qǐng)求，則繼續(xù)往下查詢；假如BG到達(dá)的接口有總線請(qǐng)求，BG信號(hào)便不再往下查詢。這意味著該I／O接口就獲得了總線控制權(quán)。6.3總線的仲裁04二月2023優(yōu)點(diǎn)：只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線仲裁，并且這種鏈?zhǔn)浇Y(jié)構(gòu)很容易擴(kuò)充設(shè)備。缺點(diǎn)：對(duì)詢問鏈的電路故障很敏感，如果第i個(gè)設(shè)備的接口中有關(guān)鏈的電路有故障，那么第i個(gè)以后的設(shè)備都不能進(jìn)行工作。另外查詢鏈的優(yōu)先級(jí)是固定的，如果優(yōu)先級(jí)高的設(shè)備出現(xiàn)頻繁的請(qǐng)求時(shí)，那么優(yōu)先級(jí)較低的設(shè)備可能長(zhǎng)期不能使用總線。6.3總線的仲裁04二月2023總線上的任一設(shè)備要求使用總線時(shí)，通過BR線發(fā)出總線請(qǐng)求。中央仲裁器接到請(qǐng)求信號(hào)以后，在BS線為“0”的情況下讓計(jì)數(shù)器開始計(jì)數(shù)，計(jì)數(shù)值通過一組地址線發(fā)向各設(shè)備。每個(gè)設(shè)備接口都有一個(gè)設(shè)備地址判別電路，當(dāng)?shù)刂肪€上的計(jì)數(shù)值與請(qǐng)求總線的設(shè)備地址相一致時(shí)，該設(shè)備置“1”BS線，獲得了總線使用權(quán)，此時(shí)中止計(jì)數(shù)查詢。

6.3總線的仲裁04二月2023在獨(dú)立請(qǐng)求方式中，每一個(gè)共享總線的設(shè)備均有一對(duì)總線請(qǐng)求線BRi。和總線授權(quán)線BGi；。當(dāng)設(shè)備要求使用總線時(shí)，便發(fā)出該設(shè)備的請(qǐng)求信號(hào)。中央仲裁器中有一個(gè)排隊(duì)電路，它根據(jù)一定的優(yōu)先次序決定首先響應(yīng)哪個(gè)設(shè)備的請(qǐng)求，給設(shè)備以授權(quán)信號(hào)BGi。6.3總線的仲裁04二月2023獨(dú)立請(qǐng)求方式的優(yōu)點(diǎn)是響應(yīng)時(shí)間快，即確定優(yōu)先響應(yīng)的設(shè)備所花費(fèi)的時(shí)間少，用不著一個(gè)設(shè)備接一個(gè)設(shè)備地查詢。其次，對(duì)優(yōu)先次序的控制相當(dāng)靈活。它可以預(yù)先固定，例如BR9優(yōu)先級(jí)最高，BR1次之……BRn最低；也可以通過程序來(lái)改變優(yōu)先次序；還可以用屏蔽（禁止）某個(gè)請(qǐng)求的辦法，不響應(yīng)來(lái)自無(wú)效設(shè)備的請(qǐng)求。因此當(dāng)代總線標(biāo)準(zhǔn)普遍采用獨(dú)立請(qǐng)求方式。

6.3總線的仲裁04二月2023二、

分布式仲裁分布式仲裁不需要中央仲裁器，每個(gè)潛在的主方功能模塊都有自己的仲裁信號(hào)和仲裁器。當(dāng)它們有總線請(qǐng)求時(shí)，把它們唯一的仲裁號(hào)發(fā)送到共享的仲裁總線上，每個(gè)仲裁器將仲裁總線上得到的號(hào)與自己的號(hào)進(jìn)行比較。如果仲裁總線上的號(hào)大，則它的總線請(qǐng)求不予響應(yīng)，并撤消它的仲裁號(hào)。最后，獲勝者的仲裁號(hào)保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級(jí)仲裁策略為基礎(chǔ)。

圖6.11分布式總線仲裁方式6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023一、總線的定時(shí)

總線的一次信息傳送過程，大致可分為如下五個(gè)階段：請(qǐng)求總線，總線仲裁，尋址（目的地址），信息傳送，狀態(tài)返回（或錯(cuò)誤報(bào)告）。

為了同步主方、從方的操作，必須制訂定時(shí)協(xié)議。

所謂定時(shí)，是指事件出現(xiàn)在總線上的時(shí)序關(guān)系。下面介紹數(shù)據(jù)傳送過程中采用的兩種定時(shí)方式：同步定時(shí)和異步定時(shí)。6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023（1）同步定時(shí)：在同步定時(shí)協(xié)議中，事件由現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號(hào)來(lái)確定。由于采用了公共時(shí)鐘，每個(gè)功能模塊什么時(shí)候發(fā)送或接收信息都有統(tǒng)一時(shí)鐘規(guī)定，因此，同步定時(shí)具有較高的傳輸頻率。。同步定時(shí)適用于總線長(zhǎng)度較短、各功能模塊存取時(shí)間比較接近的情況。這是因?yàn)橥椒绞綄?duì)任何兩個(gè)功能模塊的通信都給予同樣的時(shí)間安排。由于同步總線必須按最慢的模塊來(lái)設(shè)計(jì)公共時(shí)鐘，當(dāng)各功能模塊存取時(shí)間相差很大時(shí)，會(huì)大大損失總線效率。6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023（2）異步定時(shí)：在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上。在這種系統(tǒng)中，不需要統(tǒng)一的公共時(shí)鐘信號(hào)。總線周期的長(zhǎng)度是可變的。例如圖示的例子中，CPU發(fā)出讀命令信號(hào)和存儲(chǔ)器地址信號(hào)，經(jīng)一段時(shí)延，待信號(hào)穩(wěn)定后，它啟動(dòng)主同步（MSYN）信號(hào)，這個(gè)信號(hào)引發(fā)存儲(chǔ)器以從同步（SSYN）信號(hào)予以響應(yīng)，并將數(shù)據(jù)放到數(shù)據(jù)線上。這個(gè)SSYN信號(hào)使CPU讀數(shù)據(jù)，然后撤消MSYN信號(hào)，MSYN信號(hào)的撤消又使SSYN信號(hào)撤消，最后地址線、數(shù)據(jù)上不再有有效信息，于是讀數(shù)據(jù)總線周期結(jié)束。6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023異步定時(shí)的優(yōu)點(diǎn)是總線周期長(zhǎng)度可變，不把響應(yīng)時(shí)間強(qiáng)加到功能模塊上，因而允許快速和慢速的功能模塊都能連接到同一總線上。但這以增加總統(tǒng)的復(fù)雜性和成本為代價(jià)。6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023二、總線數(shù)據(jù)傳送模式當(dāng)代的總線標(biāo)準(zhǔn)大都能支持以下四類模式的數(shù)據(jù)傳送：（1）讀、寫操作：讀操作是由從方到主方的數(shù)據(jù)傳送；寫操作是由主方到從方的數(shù)據(jù)傳送。一般，主方先以一個(gè)總線周期發(fā)出命令和從方地址，經(jīng)過一定的延時(shí)再開始數(shù)據(jù)傳送總線周期。為了提高總線利用率，減少延時(shí)損失，主方完成尋址愿望同期后可讓出總線控制權(quán)，以使其他主方完成更緊迫的操作。然后再重新競(jìng)爭(zhēng)總線，完成數(shù)據(jù)傳送總線周期。6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023（2）塊傳送操作：只需給出塊的起始地址，然后對(duì)固定塊長(zhǎng)度的數(shù)據(jù)一個(gè)接一個(gè)地讀出或?qū)懭?。?duì)于CPU（主方）—存儲(chǔ)器（從方）而言的塊傳送，常稱為猝發(fā)式傳送，其塊長(zhǎng)一般固定為數(shù)據(jù)線寬度（存儲(chǔ)器字長(zhǎng)）的4倍。例如一個(gè)64位數(shù)據(jù)線的總線，一次猝發(fā)式傳送可達(dá)256位。這在超標(biāo)量流水中十分有用。6.4總線的定時(shí)和數(shù)據(jù)傳送04二月2023（3）寫后讀、讀修改寫操作：只給出地址一次，或進(jìn)行先寫后讀操作，或進(jìn)行先讀后寫操作。前者用于校驗(yàn)?zāi)康亩笳哂糜诙嗟莱绦蛳到y(tǒng)中對(duì)共享存儲(chǔ)資源的保護(hù)。這兩種操作和猝發(fā)式操作一樣，主方掌管總線直到整個(gè)操作完成。（4）廣播、廣集操作：一般而言，數(shù)據(jù)傳送只在一個(gè)主方和一個(gè)從方之間進(jìn)行。但有的總線允許一個(gè)主方對(duì)多個(gè)從方進(jìn)行寫操作，這種操作稱為廣播。與廣播相反的操作稱為廣集，它將選定的多個(gè)從方數(shù)據(jù)在總線上完成AND或OR操作，用以檢測(cè)多個(gè)中斷源。6.5HOST總線和PCI總線04二月2023一、多總線結(jié)構(gòu)

在典型的多總線結(jié)構(gòu)中包含三種總線：HOST總線、PCI總線、LAGACY總線。HOST總線：該總線有CPU總線、系統(tǒng)總線、主存總線等多種名稱，各自反映了總線功能的一個(gè)方面。這里稱宿主總線，也許更全面，因?yàn)镠OST總線不僅連接主存，還可以連接多個(gè)CPU。LAGACY總線：可以是ISA，EISA，MCA等這類性能較低的傳統(tǒng)總線，以便充分利用市場(chǎng)上豐富的適配器卡，支持中、低速I/O設(shè)備。6.5HOST總線和PCI總線04二月2023PCI總線：連接各種高速的PCI設(shè)備，也可以是從設(shè)備，或兼而有之。在PCI設(shè)備中不存在DMA的概念，這是因?yàn)镻CI總線支持無(wú)限的猝發(fā)式傳送。這樣，傳統(tǒng)總線上用DMA方式工作的設(shè)備移植到PCI總線上時(shí)，采用主設(shè)備工作方式即可。系統(tǒng)中允許有多條PCI總線，它們可以使用HOST橋與HOST總線相連，也可以使用PCI/PCI橋與已知HOST總線相連，從而得以擴(kuò)充整個(gè)系統(tǒng)的PCI總線負(fù)載能力。6.5HOST總線和PCI總線04二月2023二、PCI總線信號(hào)線

PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送，利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。寫操作時(shí)，橋把上層總線的寫周期先緩存起來(lái)，以后的時(shí)間再在下層總線上生成寫周期，即延遲寫。讀操作時(shí)，橋可早于上層總線，直接在下層總線上進(jìn)行預(yù)讀。無(wú)論延遲寫和預(yù)讀，橋的作用可使所有的存取都按CPU的需要出現(xiàn)在總線上。6.5HOST總線和PCI總線04二月2023PCI總線信號(hào)線：必要引腳控設(shè)備49條目標(biāo)設(shè)備47條可選引腳51條（主要用于64位擴(kuò)展、中

斷請(qǐng)求、高速緩存支持等）總引腳數(shù)120條（包含電源、地、保留

引腳等）6.5HOST總線和PCI總線04二月2023三、總線周期類型

PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對(duì)等訪問，也支持某些主設(shè)備的廣播讀寫。

6.5HOST總線和PCI總線04二月20231、存儲(chǔ)器讀/寫總線周期:

以猝發(fā)式傳送為基本機(jī)制，依次猝發(fā)式傳送總線周期通常由一個(gè)地址期和一個(gè)或幾個(gè)數(shù)據(jù)期組成。存儲(chǔ)器讀/寫周期的解釋，取決于PCI總線上的存儲(chǔ)器控制器/cache之間的PCI傳輸協(xié)議。如果支持，則存儲(chǔ)器讀/寫一般是通過cache來(lái)進(jìn)行；否則，是以數(shù)據(jù)塊非緩存方式來(lái)傳輸。

2、雙地址周期

用于主方指示它正在使用的64位地址。

6.5HOST總線和PCI總線04二月20233、存儲(chǔ)器寫和使無(wú)效周期

與存儲(chǔ)器寫周期的區(qū)別在于，前者不僅保證一個(gè)完整的cache行被寫入，而且在總線上廣播無(wú)效信息，命令其他cache中的行地址變?yōu)闊o(wú)效。4、特殊周期

用于設(shè)備將其信息（如狀態(tài)信息）廣播到多個(gè)目標(biāo)方。它是一個(gè)特殊的寫操作，不需要目標(biāo)方以DEVSEL#響應(yīng)。但各目標(biāo)方須立即使用此信息，無(wú)權(quán)中止寫操作過程。

6.5HOST總線和PCI總線04二月20235、配置讀/寫周期

是PCI具有自動(dòng)配置能力的體現(xiàn)。PCI有三個(gè)相互獨(dú)立的地址空間，即存儲(chǔ)器、I/O、配置空間。所有PCI設(shè)備必須提供配置空間，而多功能設(shè)備要為每一實(shí)現(xiàn)功能提供一個(gè)配置空間。配置空間是256個(gè)內(nèi)部寄存器，用于保存系統(tǒng)初始化期間設(shè)置的配置參數(shù)。CPU通過HOST橋的兩個(gè)32位專用寄存器來(lái)訪問PCI設(shè)備的配置空間。即HOST橋根據(jù)CPU提供的這兩個(gè)寄存器的值，生成PCI總線的配置讀/寫周期，完成配置數(shù)據(jù)的讀出或?qū)懭氩僮鳌?.5HOST總線和PCI總線04二月2023四、總線周期操作下面以數(shù)據(jù)傳送類的總線周期為代表，說(shuō)明PCI總線周期的操作過程。為了深化概念，圖6.17中給出了一個(gè)讀操作總線周期時(shí)序示例。圖中的環(huán)形箭頭符號(hào)表示某信號(hào)線由一個(gè)設(shè)備驅(qū)動(dòng)轉(zhuǎn)換成另一設(shè)備驅(qū)動(dòng)的過渡期，以此過渡期避免兩個(gè)設(shè)備同時(shí)驅(qū)動(dòng)一條信號(hào)線的沖突。

6.5HOST總線和PCI總線04二月2023PCI總線周期的操作過程有如下特點(diǎn)：（1）采用同步時(shí)序協(xié)議?？偩€時(shí)鐘周期以上跳沿開始，半個(gè)周期高電平，半個(gè)周期低電平?？偩€上所有事件，即信號(hào)電平轉(zhuǎn)換出現(xiàn)在時(shí)鐘信號(hào)的下跳沿時(shí)刻，而對(duì)信號(hào)的采樣出現(xiàn)在時(shí)鐘信號(hào)的上跳沿時(shí)刻。