第2章邏輯門電路2.1分立元件門電路2.2集成邏輯門電路2.3組合邏輯電路的分析方法2.4組合邏輯電的設(shè)計方法5V2V0V0.8VVHVL概述1、高電平、低電平低電平高電平3.4V0.2V2、邏輯賦值VH-------1VL-------0正邏輯體系VH-------0VL-------1負邏輯體系4、半導體器件的開關(guān)特性理想開關(guān)開關(guān)打開時：漏電流為零開關(guān)閉合時：導通電壓為零，導通電阻為零I=0U=0，R=0開關(guān)動作在瞬時完成機械開關(guān)電子開關(guān)1）二極管的開關(guān)特性+5V+Vi-D+Vo-R1、

二極管導通：Vi=0V時，D正向?qū)?，Vo=0.7V，相當于開關(guān)閉合。2、

二極管截止：Vi=5V時，D反向截止，Vo=5V，相當于開關(guān)打開。4、半導體器件的開關(guān)特性2）三極管的開關(guān)特性

1)

三極管截止Vi=0V時,T截止,IB=0，IC≈0，VCE≈Vcc，Vo=5V,三極管CE間相當于斷開的開關(guān)。+5VRcRbT+Vi-+Vo-IBIC

2)三極管飽和導通Vi=ViH時,IB=(Vi-0.7)/Rb,ICS≈Vcc/Rc,IBS=ICS/β，當IB>IBS時,三極管飽和導通VCE=VCES=0.2V，Vo=0.2V，三極管CE間相當于閉合的開關(guān)。分立元件門電路VAVBVY0V0V0V3V3V0V3V3VABY0000101001110.7V0.7V0.7V3.7V一、二極管與門二、二極管或門

VAVBVY0V0V0V3V3V0V3V3VABY0000111011110V2.3V2.3V2.3V三、三極管非門ViVo0VVCCVCC0.2VAY01102.2集成邏輯門電路按集成度高低可分為:雙極型,如TTL門電路中規(guī)模集成電路(MSI):幾百個大規(guī)模集成電路(LSI):幾千個超大規(guī)模集成電路(VLSI):一萬個以上按導電類型可分為:小規(guī)模集成電路(SSI):100個以下MOS型,如CMOS門電路2.2.1TTL邏輯門電路◆TTL（晶體管—晶體管邏輯）門電路只制成單片集成電路。輸入級由多發(fā)射極晶體管構(gòu)成，輸出級由推挽電路（功率輸出電路）構(gòu)成。普通TTL與非門如下圖所示。邏輯關(guān)系：一、TTL與非門電路結(jié)構(gòu)+5VYR4R2R14kT2R3T4T1T5b1c11k1.6k130AD2D3D1B圖形符號：輸出級輸入級倒相級輸入級倒相級輸出級0.3V3.4V1、當輸入A為低電平VIL=0.3V時，T1導通，導通后Vb1=1.0V，因此T2截止，Vc2為高電平，Ve2為低電平，從而T4導通，T5截止，輸出為高電平VOH=5–VD3-VBE4-VR23.6V。

RL+5VYR4R2R14kT2R3T4T1T5b1c11k1.6k130AD2D3D1B2TTL與非門電路的工作原理接入負載后，由于T5的截止，有電流從Vcc經(jīng)R4流向每個負載門，這種電流稱為拉電流?！魳藴蔜TL與非門圖形符號邏輯關(guān)系：在工程實踐中，有時需要將幾個門的輸出端并聯(lián)使用，以實現(xiàn)與邏輯，稱為線與。普通的TTL門電路不能進行線與。1．集電極開路門（OC門）二、其他類型的TTL門OC門主要有以下幾方面的應(yīng)用：（2）實現(xiàn)電平轉(zhuǎn)換如圖示，可使輸出高電平變?yōu)?0V。（3）用做驅(qū)動器。如圖是用來驅(qū)動發(fā)光二極管的電路。

（1）實現(xiàn)線與邏輯功能三態(tài)門在計算機總線結(jié)構(gòu)中有著廣泛的應(yīng)用。（b）組成雙向總線，實現(xiàn)信號的分時雙向傳送。（2）三態(tài)門的應(yīng)用（a）組成單向總線，實現(xiàn)信號的分時單向傳送.1）電壓傳輸特性1AY0V5V3.02.01.00.51.01.5VI/VVO/V0ACDEB當輸入VI<0.7V時，T5截止T4導通，輸出VO為高電平當輸入1.4V>VI>0.7V時，T5截止T4導通，但T2導通放大，輸出VO線性下降當輸入為1.4V左右時，T5、T2導通，但T4截止，輸出VO急劇下降為低電平。當輸入繼續(xù)升高，T5、T2導通，T4截止，輸出VO為低電平不再變化。三、TTL門電路的特性參數(shù)TTL與非門接成非門時輸出電壓V0與輸入電壓VI之間的關(guān)系。2）輸入端噪聲容限3.02.01.00.51.01.5VI/VVO/V0ACDEBVIL（MAX）VOH（MIN）VOL（MAX）VIH（MIN）3.02.01.00.51.01.5VI/VVO/V0ACDEBVIL（MAX）VOH（MIN）VOL（MAX）VIH（MIN）1AY11BY21001VOL(MAX)0.4V0VVIL(MAX)0.8V0V如果遇到噪聲信號（干擾）就會使得輸入信號波動而上升或下降；同樣由于輸入低電平0不能升高到VIL（MAX）以上，所以輸入低電平對噪聲信號的干擾是有一定的容忍限度的，稱為低電平噪聲容限。低電平噪聲容限VNL為：

VNL=VIL（MAX）—VOL（MAX）

例如：VNL=0.8V-0.4V=0.4V2.0VVIH（MIN）

5V3）輸入電流與輸出電流4）扇出系數(shù)邏輯門的負載能力用扇出系數(shù)來表示。扇出系數(shù)N0指一個門電路能驅(qū)動同類門的最大數(shù)目。5）傳輸延遲時間tpd工作原理：（設(shè)兩管的開啟電壓VTN=|VTP|）（1）當C接高電平VDD，C接低電平0V時，若Vi在0V～VDD的范圍變化，至少有一管導通，相當于一閉合開關(guān)，將輸入傳到輸出，即Vo=Vi。（2）當C接低電平0V，C接高電平VDD，Vi在0V～VDD的范圍變化時，TN和TP都截止，輸出呈高阻狀態(tài)，相當于開關(guān)斷開。CMOS雙向模擬開關(guān)CC4016二、其他類型的CMOS傳輸門三、CMOS邏輯門電路主要參數(shù)的特點（1）VOH（min）=0.9VDD；VOL（max）=0.01VDD。所以CMOS門電路的邏輯擺幅（即高低電平之差）較大。（2）閾值電壓Vth約為VDD/2。（3）CMOS非門的關(guān)門電平VOFF為0.45VDD，開門電平VON為0.55VDD。因此，其高、低電平噪聲容限均達0.45VDD。（4）CMOS電路的功耗很小，一般小于1mW/門；（5）因CMOS電路有極高的輸入阻抗，故其扇出系數(shù)很大，可達50?！鬋MOS門電路舉例▲CMOS非門電路▲CMOS與非門▲CMOS或非門工作原理

A為高電平，T1截止T2導通，L為低電平，符合非邏輯關(guān)系。工作原理A、B同為高電平時T1、T2截止，T3、T4導通，L為低電平，符合與非邏輯關(guān)系。反之亦然。工作原理請自行分析2-22.3組合邏輯電路的分析方法◆根據(jù)邏輯功能的不同特點，常把數(shù)字電路分成

組合邏輯電路（簡稱組合電路）和

時序邏輯電路（簡稱時序電路）兩大類。

◆組合電路邏輯功能表示方法：

通常有邏輯函數(shù)表達式、真值表（或功能表）、邏輯圖、卡諾圖、波形圖等五種。特點:電路任意時刻的輸出信號僅取決于該時刻的輸入信號，與輸入信號作用前電路的狀態(tài)無關(guān)。輸入邏輯變量組合邏輯電路X1XnY1Y2YmX2輸出邏輯變量Y1=f1(x1,x2……xn)Y2=f2(x1,x2……xn)……………….Ym=fm(x1,x2……xn)邏輯功能的描述2.3.1組合邏輯電路功能的描述向量形式Y(jié)=F[X(tn)]2.3.2組合邏輯電路的分析方法通過分析找出電路的邏輯功能已知邏輯電路列出真值表或功能表適當?shù)幕喤c變換寫出邏輯表達式分析其邏輯功能例1：試分析下列組合邏輯電路的功能：=1=1ABCY2.列真值表ABCY0000010100111001011101113.分析邏輯功能奇偶校驗器：A、B、C中有奇數(shù)個“1”，輸出為“1”；A、B、C中有偶數(shù)個“1”，輸出為“0”；01101001例2：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量P。（2）化簡與變換：（3）由表達式列出真值表。（4）分析邏輯功能：

當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。例3：試分析下列組合邏輯電路的功能≥1&1YA1A0D0D1D2D3111YA1A01××0000001010011D0D1D2D3四選一數(shù)據(jù)選擇器YA1A0D0D1D2D3數(shù)據(jù)輸出端地址輸入端數(shù)據(jù)輸入端選通端(使能端、控制端)：低電平有效2.4組合邏輯電路的設(shè)計方法按照給定具體的邏輯問題設(shè)計出最簡單的邏輯電路邏輯抽象適當?shù)幕喤c變換寫出邏輯表達式列出真值表或功能表選擇合適的器件實現(xiàn)畫出其電路圖1、確定輸入、輸出邏輯變量的個數(shù)2、確定輸入、輸出邏輯變量的含義3、根據(jù)邏輯關(guān)系列出真值表或功能表1、SSI的設(shè)計2、MSI的設(shè)計3、PLD的設(shè)計例1：試設(shè)計一個多數(shù)表決電路（三人表決電路）輸入邏輯變量A、B、C1：同意0：不同意輸出邏輯變量Y：1：通過0：不通過1、邏輯抽象ABCZ0000010100111001011101112、列出真值表3、寫出邏輯表達式000101114、適當?shù)幕喤c變換11100100Z0A10001101BC1=AB+AC+BC1）SSI實現(xiàn)（與非門）5、選擇合適的器件實現(xiàn)，畫出電路圖Z=AB+AC+BC&&&&ABCZ例2：設(shè)計一個將余3碼變換成8421BCD碼的組合邏輯電路。解：（1）根據(jù)題目要求，列出真值表（2）用卡諾圖進行化簡。（注意利用無關(guān)項）（3）由邏輯表達式畫出邏輯圖。我們把門電路兩個輸入信號同時向相反邏輯電平跳變（一個從1變?yōu)?，另一個從0變?yōu)?）的現(xiàn)象叫競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖（glitch

)的現(xiàn)象叫競爭-冒險。產(chǎn)生原因信號存在前后沿過渡時間不一致問題；門電路的tpd

（傳輸延遲時間）不一樣。2.5組合邏輯電路中的競爭-冒險現(xiàn)象AAA&AA+A2.5競爭-冒險現(xiàn)象的識別結(jié)論：當邏輯表達式中的某些變量取特定值（0或1），如果表達式能轉(zhuǎn)換為下式則存在冒險檢查競爭-冒險現(xiàn)象的方法公式法例3.4.1(a)例3.4.1(b)2.4.2檢查競爭-冒險現(xiàn)象的方法卡諾圖法例3.4.1(a)增加冗余項，消除卡諾圖相切邊。ABC0001111001ABC0001111001ABC0001111001ABC0001111001ABC0001111001ABC000111