、存儲(chǔ)接口PCB設(shè)計(jì)參考1、當(dāng)決定信號線的長度將封裝延時(shí)包含在布線約束中。當(dāng)封裝延遲有最大值和最小值時(shí)，使用中間的值。2、TwofmajcesOneTrace4.0milTraMWidth6.0milTraceWi-dihUQsmqjBL1ani*3、信號到信號的偏離約束以X到Y(jié)的形式，Y是參考點(diǎn)。在指定約束的情況下信號X是可以比X更長或者更短的。如果X是總線的一部分，然后是總線的最長和最短信號必須列出在規(guī)范中。如果Y是一對差分信號或者是信號組，然后Y被定義為最長和最短的中間點(diǎn)。如下舉出了DQ和DQS是實(shí)例：Tabls2-2:ExampleSignalt'oSignalSkewConstraintSignalGroupSkewConstraints{p時(shí)SkewConstraints(mil)DQtoDQS±5+29-5pa+5ps1■--29mil+踏milShortestDQSLongestDQDCUO5?_i^_l04-_Qia-lEFigure2-4:SkewE脆rmpieforDQtoDQS4、在這一個(gè)條例中信號的偏離約束是以X的形式出現(xiàn)。區(qū)別是在X組中信號的最長和最短之間一定是不太大，是指定的約束。如下舉了ADDRESS、COMMAND、CONTROL的一個(gè)例子：Table2-3:ExampleSignalGroup-SkewConstraintSignal<3rollp-Skew(jornstraintx(pfi)SkewConstraints(mil}Address,command,control(CAQ8ShortestLongestCACCACIU-_1S1TIEFigure2-SzSkewExampleforAddress,ConinniandPContr。I5、DDR3和DDR4的顆粒和DIMM設(shè)計(jì)有一個(gè)關(guān)于CK至UADDRESS、COMMAND、CONTROL的設(shè)計(jì)規(guī)范。因?yàn)镈DR3和DDR4內(nèi)存系統(tǒng)不使用ADDRESS/COMMAND校準(zhǔn)或調(diào)平，PCB必須調(diào)諧來抵消。不同的傳播時(shí)間在更快的差分CK和相對較慢的單端地址信號線。這確保了建立時(shí)間和保持時(shí)間對每個(gè)內(nèi)存設(shè)備都進(jìn)行了滿足。UltraScale設(shè)備到每個(gè)存儲(chǔ)器的CK線設(shè)備的長度應(yīng)該是比ADDRESS/COMMAND/CONTROL控制總線到同一內(nèi)存設(shè)備

長42PS/250MIL。

Tabie2-4:CKtoAddress/Conimand/CGntrolSpecifi^ticn^forDDK3and。申4SignalSignalSegmentSkewConstraintsfps)SkewConstraints(mil)CKto3ddre5j/conrimand^cntrolmidrangeUltraSoledevicetceachnreniorydevke/DIMM(ad^es/conninand/MrtTolmidrar^e-12pa]zSps.(address/coTimaiid/Mntrclmidnnge4250)z+7AnyMemcryDevic&^IMMCACMtTangeCKUftraScal-eDeviceCommandAddressConlrol(CAC)CK-F2MiFPGAtcMemcry)飛陽142paCliTISLS9E1曲afiguie2-6:IllustrationofCf^Adclress/Command/CoritrolSkewConstraint6、在DDR3和DDR4的顆粒接口中CK到DQS的規(guī)范有一個(gè)寬的范圍。這寬的范圍是確保適當(dāng)?shù)膶懭胄?zhǔn)可以在所有6、SignalGroup5kewConstraint(w)SkewConstraint(iFil)CKtoDQSSignalGroup5kewConstraint(w)SkewConstraint(iFil)CKtoDQS-149to179t-37?to10,600TirbSe2-5:ExampleCKtoDQSSkewConstraintFirstDeviceDQSFunhestDeviceDQSFirstMemoryDeviceCKDQSFurthestMemoryDeviceDQSCK8、最大的跟蹤長度可以放松和收緊可以取決于板的實(shí)際傳播時(shí)間。9、導(dǎo)線寬度和間距是根據(jù)疊層設(shè)置的，根據(jù)區(qū)修改滿足阻抗設(shè)計(jì)。10、在同一字節(jié)組中的DQ和DQS信號應(yīng)該在同一層中被布線。11、如果可以當(dāng)布線從一個(gè)DIMM到下一個(gè)時(shí)不要換層。另夕卜，對于DIMM布線，建議將數(shù)據(jù)字節(jié)組布線到最高信號層（最近與DIMM連接器）。12、對于飛傳布線，ADDRESS、COMMAND和CONTROL信號在不同的層進(jìn)行布線。建議盡量使用較少的層，不要對任何個(gè)體信號布線。兩層以上的信號使感應(yīng)回路最小化，從而導(dǎo)致串?dāng)_問題。任何信號層通過50mil中都需要一個(gè)接地周邊范圍。13、UltraScale設(shè)備和存儲(chǔ)設(shè)備強(qiáng)度被認(rèn)為是40歐姆。UltraScale設(shè)備DCI和存儲(chǔ)ODT是被認(rèn)為是40歐姆。14、當(dāng)利用內(nèi)部的VREF時(shí)，XILINX建議將VREFPIN與499歐姆一2.0千歐電阻器接在一起然后電阻另一端接地。此時(shí)該管腳不能當(dāng)做普通的I/O使用。15、如果系統(tǒng)時(shí)鐘連接到另一個(gè)用于內(nèi)存的BANK，終止，因?yàn)橄聢D中所示的LVDS中帶有適當(dāng)?shù)睦妷骸＿@終止是由于不同的存儲(chǔ)BANK有不同的I/O標(biāo)準(zhǔn)。

叱QW5Figure2-8:SystemCkwk16、信號線必須在一個(gè)可靠的參考平面上進(jìn)行布線，避免布線在空洞上。叱QW5Figure2-8:SystemCkwk>30mil>30rnil>30mil>30rnilFfgure2-91SignaltoutingOverSolidfiefeieneePlane17、避免布線跨分割。18、保持遠(yuǎn)離參考平面、空洞和邊緣至少30mil。皿3￡1_日.?oeoend21、在設(shè)備的邊緣和內(nèi)部盡可能的多添加地平面過孔為信號做一個(gè)更好的地返回路徑。22、對于ADDRESS/COMMAND/CONTROL的VTT終端，每4個(gè)終端電阻都應(yīng)該伴有一個(gè)0.1UF的電容，在電阻之間進(jìn)行物理相互間的相互交錯(cuò)。DDUCftlJDflS[qm匚ns~DQRl"~M碰DDUCftlJDflS[qm匚ns~DQRl"~M碰Jfiiaa.cSW.MMIBFigure2~15:SchematicExampleofVFTResistcirandCapacitorCcnnettionsO1OOO1OOO7680177BiX■IR178R182017/

OX?FFigure2-14:ExampleofVyjTerjiiiinati-onPlacerrhent23、對于DIMM,在ADDRESS/COMMAND/CONTROL焊盤附近放置旁路電容器提供額外的地孔位置。24、為信號優(yōu)化布線，顆粒建議的擺放位置。.gg.QgggciwC）；；0^0-0=050?!0^0'ord'actirctiiiO^O-OMO^olOaOi：66O心；666'O^O^Og』6Ci了6；OSO=O；OSO沁g§oOtQ^OsOiOSO幻E?！闛?O.^O：O"Q幻;6口□iOJOJOaCJ：OKO>QjGa-2-16.ComponentPldcen>entReconinieiideiitionsforOneConiporwtn!卜Ql?G>OJbChQhch卜<■￡，誠LFbor營尋mid'addn'crlrlPffsi￡enQi*.dt0：O<￡b在"#b■訝詰財(cái)*甘cmd/mddr'crtrl；rjim況*卜冠,&宓或5e>UE<i<￡如盡穿或IQ，0amMgtib2.￡g■*.；b?2*h2T溢g翌tSit：esp?s??%m60Lc￡0,o>i>?00*!>■I卜心蟹00550*L:.a^an-E^Q-^L"cmd/sicldr/culF<J<>riiEiTn.crmFkBbSbGC?0gMS"Sod￡hot.日由aW3?升insw&o'b富曲西fiaIEF聲代b￡.^Bm目吊耳己冷吊號bEaby口■dfiTi3?fHV^W&BiSMB君m明mMB，甘MH3日'E-'iAIBS=AMpwW危?覽怙m日wam吊W3BH3§<i'，甘ail■■n-"0時(shí)也mi的汗a如8"AHE3硝嘩心biA1PTBddbbEMp和bVA?而&占Nb3e丁2&布所"0TiBbA.呼6SIilBbbcifi由書hFigure2-17:ComponentPlacementKecomnntndationsforFiveComponents二、DDR3/DDR4UDIMM/RDIMM/SODIMM布線指導(dǎo)方針1、DDR3/DDR4DIMMCONTROL、COMMAND和ADDRESS布線：在DIMM連接器CMD/CTRL管腳區(qū)域放置4個(gè)0402的0.1UF電容，所有電容從VCCO連接到GND。2、DDR4約束設(shè)置lable2-54:DDR4DIMMTotalLength/DelayConstraintsSignalGroupReferenceFisurtMacimumLengthJDelayConstraiirisaddreis/rammand/cortrd:xl/x2(includespscksgeroutingFOiFigure2-327.15/7.65inchw1212/1296psDataSignalsP0tLQ+L+L2Figure2-34indies1017p;TheskewconstraintsarelistedinTable2-35andTable2-36.而旅2-35:DDR4DIMMSkewConstrainhSignalQvupSkev;Ccii?traintf{|ps)SkewConstraints|mil}DatatoDQ515+29dqijpanddqs_ji212CKtoDQS(U±150±385NotdS!Ooc(toDQ5ocnstrairtsshodd比fromtneUhraScaledeviceto(tieSIMM.Thedatagroupincludes：dqanddn—時(shí)dbi.n.Delaysarebaseddi169.Sps/in.SeertemSinGeneralMemor^!RoutingGuidelines.ForskewspacificationErefertotheGeneralMeoo^RoutingGuidelines;items3-S.血血2-36:DDR4DIMMAddress,Coinnfidiid,ardCantrolSkewConstraintsSignalSignalSegmentSkewCon^trainti(ps)SkftwCon?trainti{mil}CKtoaddress/command/controlmiidrangeUltr^aScaledevicetoeachmemorydevice[address/c