第三章組合邏輯電路§3-1數(shù)字集成器件簡介§3-2常用組合邏輯模塊§3-3組合電路分析§3-4組合電路設(shè)計(jì)§3-5險(xiǎn)象與競爭§3-6小結(jié)組合電路：當(dāng)前輸出僅和當(dāng)前的輸入有關(guān)。現(xiàn)在是1頁\一共有121頁\編輯于星期六門電路用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。獲得高、低電平的基本原理ViVoVcc現(xiàn)在是2頁\一共有121頁\編輯于星期六半導(dǎo)體二極管的開關(guān)特性二極管的單向?qū)щ娦裕螂妷簩?dǎo)通，反向電壓截止。理想二極管：正向?qū)娮铻?，反向內(nèi)阻無窮大。現(xiàn)在是3頁\一共有121頁\編輯于星期六現(xiàn)在是4頁\一共有121頁\編輯于星期六半導(dǎo)體三極管的開關(guān)特性雙極型三極管的開關(guān)特性基本開關(guān)電路MOS管的開關(guān)特性現(xiàn)在是5頁\一共有121頁\編輯于星期六§3-1數(shù)字集成器件簡介一、集成電路的生產(chǎn)工藝二、集成電路的主要電氣指標(biāo)三、邏輯電路的輸出結(jié)構(gòu)四、正邏輯和負(fù)邏輯五、常用門電路及邏輯符號現(xiàn)在是6頁\一共有121頁\編輯于星期六一、集成電路的生產(chǎn)工藝TTL：晶體管-晶體管邏輯，速度快。(標(biāo)準(zhǔn),S,LS,AS,ALS,F)MOS：金屬-氧化物-半導(dǎo)體邏輯，功耗低。 (PMOS,NMOS,CMOS)(HC,AHC,AC,HCT,ACT,AHCT,LV,LVC)ECL：發(fā)射極偶合邏輯，速度更快。系列：74系列、54系列、4000系列等。命名：如SN74LS00。SN：生產(chǎn)廠標(biāo)，Texas公司；74：系列號；LS：生產(chǎn)工藝；00：功能號，2輸入端與非門。現(xiàn)在是7頁\一共有121頁\編輯于星期六TTL：74系列(0－70℃）54系列（－55－125℃）74S系列：肖特基系列74LS系列：低功耗肖特基系列74AS系列：高級肖特基系列74ALS系列：高級低功耗肖特基系列74H系列：高速型肖特基：提高電路工作速度的一種電路結(jié)構(gòu)的名稱，74S系列采用了肖特基抗飽和三極管。TTL電路現(xiàn)在是8頁\一共有121頁\編輯于星期六例：SN74LS00廠標(biāo)系列名類型功能號00：含四個(gè)二輸入與非門的集成電路02：含四個(gè)二輸入或非門04：六組反相器7400外引線排列現(xiàn)在是9頁\一共有121頁\編輯于星期六TTL與非門電路輸出級的特點(diǎn)：在穩(wěn)定的工作狀態(tài)下T4和T5總是一個(gè)導(dǎo)通另一個(gè)截至，有效地降低了輸出級的靜態(tài)功耗，提高了驅(qū)動(dòng)負(fù)載的能力。稱其為推拉式（PUSH－PULL)電路?，F(xiàn)在是10頁\一共有121頁\編輯于星期六二、集成電路的主要電氣指標(biāo)輸出高電平VOH：輸出高電平時(shí)允許的最低電壓。輸出低電平VOL：輸出低電平時(shí)允許的最高電壓。輸入高電平VIH(Von開門電平)： 輸入高電平時(shí)允許的最低電壓。輸入低電平VIL(VOFF關(guān)門電平)： 輸入低電平時(shí)允許的最高電壓。1、輸入/輸出電壓2、噪聲容限高電平噪聲容限VNH：VNH=VOH-VIH。低電平噪聲容限VNL：VNH=VIL-VOL?，F(xiàn)在是11頁\一共有121頁\編輯于星期六集成電路的電平參數(shù)表現(xiàn)在是12頁\一共有121頁\編輯于星期六3、輸入/輸出電流IIH：輸入高電平時(shí)，注入到電路的電流最大值；IIL：輸入低電平時(shí)，從電路中流出電流的最大值；IOH：輸出高電平時(shí)，電路可輸出的最大電流；IOL：輸出低電平時(shí)，電路可吸收的最大電流。現(xiàn)在是13頁\一共有121頁\編輯于星期六現(xiàn)在是14頁\一共有121頁\編輯于星期六扇出系數(shù)：可以驅(qū)動(dòng)同類門的個(gè)數(shù),IOL/IIL74LS00:IOH=400uAIIH=20uAIOL=8mAIIL=0.4mA

注意：1.前級IOL大于后級IIL之和；2.關(guān)于未接輸入信號的引腳與：多余腳接邏輯高或輸入并聯(lián)或：多余腳接邏輯低或輸入并聯(lián)；3.TTL電路的輸入端開路或接一阻抗較大的電阻時(shí)，輸入電壓為高電平?，F(xiàn)在是15頁\一共有121頁\編輯于星期六4、平均傳輸延時(shí)時(shí)間--輸出由高變低、由低變高的平均延時(shí)時(shí)間。tr：上升時(shí)間;tf：下降時(shí)間；

Tpd=(tpdL+tpdH)/2：平均傳輸延遲時(shí)間。

tpdL:輸出由高電平到低電平的傳輸延遲時(shí)間；

tpdH:輸出由低電平到高電平的傳輸延遲時(shí)間?，F(xiàn)在是16頁\一共有121頁\編輯于星期六5、功耗現(xiàn)在是17頁\一共有121頁\編輯于星期六三、邏輯電路的輸出結(jié)構(gòu)輸出端不能并聯(lián)。1、推拉式結(jié)構(gòu)現(xiàn)在是18頁\一共有121頁\編輯于星期六

輸出端要加上拉電阻，可以并聯(lián),并聯(lián)后的邏輯關(guān)系為與（線與）。2、開路輸出（OC）結(jié)構(gòu)現(xiàn)在是19頁\一共有121頁\編輯于星期六開路輸出結(jié)構(gòu)的應(yīng)用現(xiàn)在是20頁\一共有121頁\編輯于星期六3、三態(tài)輸出結(jié)構(gòu) 輸出端除0，1狀態(tài)外，還有一種高阻態(tài)，等效于輸出端開路。輸出端可以并聯(lián)，但要保證在同一時(shí)刻最多只有一個(gè)輸出端不是高阻態(tài)?，F(xiàn)在是21頁\一共有121頁\編輯于星期六三態(tài)輸出結(jié)構(gòu)的應(yīng)用（1）Y0～Y4在同一時(shí)刻只有一個(gè)為1；當(dāng)Yi=1時(shí)，Y=di。現(xiàn)在是22頁\一共有121頁\編輯于星期六三態(tài)輸出結(jié)構(gòu)的應(yīng)用（2）現(xiàn)在是23頁\一共有121頁\編輯于星期六四、正邏輯和負(fù)邏輯正邏輯：0表示低電平，1表示高電平。負(fù)邏輯：1表示低電平，0表示高電平?，F(xiàn)在是24頁\一共有121頁\編輯于星期六五、常用門電路及邏輯符號邏輯符號用來表示芯片的邏輯功能。 1、邏輯功能：與、或、非、與非、或非、異或、與或非。2、正、負(fù)邏輯：輸入、輸出腳上有無空心箭頭。3、輸出結(jié)構(gòu)類型：推拉式結(jié)構(gòu)、OC結(jié)構(gòu)、三態(tài)輸出結(jié)構(gòu)。4、使能端：低電平有效、高電平有效。5、管腳編號：

現(xiàn)在是25頁\一共有121頁\編輯于星期六邏輯符號現(xiàn)在是26頁\一共有121頁\編輯于星期六74125邏輯符號現(xiàn)在是27頁\一共有121頁\編輯于星期六幾種芯片的邏輯符號現(xiàn)在是28頁\一共有121頁\編輯于星期六部分門電路的型號及名稱現(xiàn)在是29頁\一共有121頁\編輯于星期六§3-1-5使用邏輯門的幾個(gè)問題1、輸入腳多余：

與：多余腳接邏輯高或輸入并聯(lián)。或：多余腳接邏輯低或輸入并聯(lián)。2、輸入腳不足：改變邏輯或用門電路擴(kuò)展。3、扇出系數(shù)：采用功率門電路或改電路。

現(xiàn)在是30頁\一共有121頁\編輯于星期六§3-2常用組合邏輯模塊一、并行加法器二、數(shù)值比較器三、編碼器四、譯碼器五、數(shù)據(jù)選擇器六、常用組合邏輯器件

一個(gè)模塊完成某個(gè)常用的特定的功能，如加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器等。現(xiàn)在是31頁\一共有121頁\編輯于星期六一、并行加法器1、4位加法器邏輯符號2、加法器的級聯(lián)完成二進(jìn)制數(shù)加法運(yùn)算。現(xiàn)在是32頁\一共有121頁\編輯于星期六圖加法器現(xiàn)在是33頁\一共有121頁\編輯于星期六現(xiàn)在是34頁\一共有121頁\編輯于星期六圖2位加法器現(xiàn)在是35頁\一共有121頁\編輯于星期六現(xiàn)在是36頁\一共有121頁\編輯于星期六現(xiàn)在是37頁\一共有121頁\編輯于星期六3、加法器的應(yīng)用用4位加法器構(gòu)成余3碼到8421碼的轉(zhuǎn)換器。余3碼減去3得到8421碼，減3用加-3實(shí)現(xiàn)，-3的補(bǔ)碼為1101?，F(xiàn)在是38頁\一共有121頁\編輯于星期六二、數(shù)值比較器數(shù)值比較器：能夠比較數(shù)值的大小、是否相等。例1：設(shè)計(jì)1個(gè)一位數(shù)值比較器1.用門電路設(shè)計(jì)數(shù)值比較器現(xiàn)在是39頁\一共有121頁\編輯于星期六例2：設(shè)計(jì)1個(gè)2位數(shù)值比較器。該比較器可對兩個(gè)2位二進(jìn)制值A(chǔ)（A1A0）和B(B1B0)進(jìn)行比較。當(dāng)A>B時(shí)，F(xiàn)A>B＝1，否則為0；當(dāng)A=B時(shí)，F(xiàn)A=B＝1，否則為0；當(dāng)A＜B時(shí)，F(xiàn)A＜B＝1，否則為0。

現(xiàn)在是40頁\一共有121頁\編輯于星期六例3：設(shè)計(jì)四位比較器用SSI設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)比較器，輸入為A=A3A2A1A0，B=B3B2B1B0，輸出包括FA>B，F(xiàn)A<B和FA=B。通過分析邏輯功能直接導(dǎo)出邏輯表達(dá)式?，F(xiàn)在是41頁\一共有121頁\編輯于星期六例3（續(xù)）用：74LS04、74LS08、74LS86、74LS21、74LS64、各一片組成。P64，表3.5現(xiàn)在是42頁\一共有121頁\編輯于星期六2、4位數(shù)值比較器7485的邏輯符號級聯(lián)輸入現(xiàn)在是43頁\一共有121頁\編輯于星期六3、4位數(shù)值比較器功能表現(xiàn)在是44頁\一共有121頁\編輯于星期六4、4位數(shù)值比較器擴(kuò)展成8位比較器現(xiàn)在是45頁\一共有121頁\編輯于星期六4、數(shù)值比較器的應(yīng)用例1：電路分析。1010001F(A3,A2,A1,A0)＝∑m(5~15)現(xiàn)在是46頁\一共有121頁\編輯于星期六例2：用四位數(shù)值比較器實(shí)現(xiàn)F(A3,A2,A1,A0)

＝∑m(0,1,2,3,4,5)。問題：P<Q作為輸出端時(shí)A0A1A2A3F1010001FA0A1A2A30110010現(xiàn)在是47頁\一共有121頁\編輯于星期六問題：如何用四位數(shù)值比較器構(gòu)成修正信號產(chǎn)生電路F(CO3,F3,F2,F1)=CO3+CF＞9=CO3+F3F2+F3Fl＝∑m(5~15)現(xiàn)在是48頁\一共有121頁\編輯于星期六三、譯碼器譯碼器：把輸入的二進(jìn)制代碼轉(zhuǎn)換成對應(yīng)的輸出信號，常用的譯碼器有變量譯碼器和顯示譯碼器等。1.變量譯碼器二進(jìn)制譯碼器：輸入：N位二進(jìn)制代碼，又稱地址輸入端；輸出：2N個(gè)，每個(gè)輸出與一個(gè)最小項(xiàng)相對應(yīng)。變量譯碼器有二進(jìn)制譯碼器和二-十進(jìn)制譯碼器

?，F(xiàn)在是49頁\一共有121頁\編輯于星期六例1：2-4線譯碼器2線—4線譯碼器：輸入是二位二進(jìn)制代碼、有四種輸出，四個(gè)輸出端分別對應(yīng)一種輸入狀態(tài)。現(xiàn)在是50頁\一共有121頁\編輯于星期六雙2-4譯碼器3-8譯碼器74138：地址輸入端：A2、A1、A0

譯碼輸出端：

使能端：現(xiàn)在是51頁\一共有121頁\編輯于星期六3-8譯碼器功能表現(xiàn)在是52頁\一共有121頁\編輯于星期六當(dāng)譯碼器處于工作狀態(tài)時(shí)，每輸入一個(gè)二進(jìn)制代碼將使對應(yīng)的一個(gè)輸出端為低電平（輸出端為低電平有效時(shí))，而其它輸出端均為高電平。74LS138輸出端為低電平有效現(xiàn)在是53頁\一共有121頁\編輯于星期六變量譯碼器的擴(kuò)展（1）例2：用兩片3-8譯碼器組成4-16譯碼器現(xiàn)在是54頁\一共有121頁\編輯于星期六變量譯碼器的擴(kuò)展（2）例3：用5片2-4譯碼器組成4-16譯碼器（樹型擴(kuò)展）現(xiàn)在是55頁\一共有121頁\編輯于星期六用變量譯碼器實(shí)現(xiàn)組合邏輯函數(shù)當(dāng)使能端使能時(shí)，譯碼器輸出了所有最小項(xiàng)的反，一般邏輯函數(shù)可以寫成最小項(xiàng)表達(dá)式，因此，用譯碼器實(shí)現(xiàn)一般邏輯函數(shù)很方便?，F(xiàn)在是56頁\一共有121頁\編輯于星期六實(shí)現(xiàn)組合邏輯函數(shù)F（A，B，C）

比較以上兩式可知，把3線—8線譯碼器74LS138地址輸入端（A2A1A0）作為邏輯函數(shù)的輸入變量（ABC），譯碼器的每個(gè)輸出端Yi都與某一個(gè)最小項(xiàng)mi相對應(yīng)，加上適當(dāng)?shù)拈T電路，就可以利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)?，F(xiàn)在是57頁\一共有121頁\編輯于星期六例4：電路分析邏輯功能：全減器現(xiàn)在是58頁\一共有121頁\編輯于星期六例5：用3-8譯碼器外加與門組成一位全減器。現(xiàn)在是59頁\一共有121頁\編輯于星期六例6：分析以下電路的邏輯功能。邏輯功能：一位全加器。現(xiàn)在是60頁\一共有121頁\編輯于星期六例7：譯碼器實(shí)現(xiàn)1位8421BCD碼加法器現(xiàn)在是61頁\一共有121頁\編輯于星期六譯碼器在多片存儲(chǔ)器芯片擴(kuò)展中的應(yīng)用（1）線選法尋址現(xiàn)在是62頁\一共有121頁\編輯于星期六（2）譯碼尋址現(xiàn)在是63頁\一共有121頁\編輯于星期六（3）分析電路現(xiàn)在是64頁\一共有121頁\編輯于星期六2.顯示譯碼器在數(shù)字測量儀表和各種數(shù)字系統(tǒng)中，都需要將數(shù)字量直觀地顯示出來，一方面供人們直接讀取測量和運(yùn)算的結(jié)果，另一方面用于監(jiān)視數(shù)字系統(tǒng)的工作情況。數(shù)字顯示電路是數(shù)字設(shè)備不可缺少的部分。數(shù)字顯示電路包括顯示譯碼器、驅(qū)動(dòng)器和顯示器等，如圖所示。

現(xiàn)在是65頁\一共有121頁\編輯于星期六圖數(shù)字顯示電路的組成方框圖(1)數(shù)字顯示器件數(shù)字顯示器件是用來顯示數(shù)字、文字或者符號的器件，常見的有輝光數(shù)碼管、熒光數(shù)碼管、液晶顯示器、發(fā)光二極管數(shù)碼管、場致發(fā)光數(shù)字板、等離子體顯示板等等。本書主要討論發(fā)光二極管數(shù)碼管。

現(xiàn)在是66頁\一共有121頁\編輯于星期六（2）發(fā)光二極管（LED）及其驅(qū)動(dòng)方式

LED具有許多優(yōu)點(diǎn)，它不僅有工作電壓低(1.5～3V)、體積小、壽命長、可靠性高等優(yōu)點(diǎn)，而且響應(yīng)速度快(≤100ns)、亮度比較高。一般LED的工作電流選在5~10mA，但不允許超過最大值（通常為50mA）。

LED可以直接由門電路驅(qū)動(dòng)。

現(xiàn)在是67頁\一共有121頁\編輯于星期六低電平驅(qū)動(dòng):圖（a）是輸出為低電平時(shí)，LED發(fā)光。高電平驅(qū)動(dòng)：圖（b）是輸出為高電平時(shí)，LED發(fā)光。

門電路驅(qū)動(dòng)LED(a)低電平驅(qū)動(dòng)(b)高電平驅(qū)動(dòng)限流電阻R現(xiàn)在是68頁\一共有121頁\編輯于星期六圖七段顯示LED數(shù)碼管(a)外形圖(b)共陰型(c)共陽型LED數(shù)碼管LED數(shù)碼管又稱為半導(dǎo)體數(shù)碼管，它是由多個(gè)LED按分段式封裝制成的。LED數(shù)碼管有兩種形式：共陰型和共陽型。現(xiàn)在是69頁\一共有121頁\編輯于星期六七段式LED顯示器

管腳排列圖現(xiàn)在是70頁\一共有121頁\編輯于星期六（3）七段顯示譯碼器74LS48七段顯示器譯碼器把輸入的BCD碼，翻譯成驅(qū)動(dòng)七段LED數(shù)碼管各對應(yīng)段所需的電平。74LS48的管腳排列圖試燈輸入端滅零輸入端特殊控制端現(xiàn)在是71頁\一共有121頁\編輯于星期六數(shù)字輸入輸出字型十進(jìn)制A3A2A1A0Abcdefg012345678911111111111×××××××××00000000110000111100001100110001010101011111111111101101011111111001111101111111101101101010100010101000111011001111101174LS48顯示譯碼器的功能表現(xiàn)在是72頁\一共有121頁\編輯于星期六數(shù)字輸入輸出字型十進(jìn)制A3A2A1A0Abcdefg

滅燈滅零試燈111111×10×××××××0×111111×0×001111×0×110011×0×010101×0×111111001000100001001000001010000001010000001100010001001110001111110001續(xù)表（2）現(xiàn)在是73頁\一共有121頁\編輯于星期六74LS48的邏輯功能：（1）正常譯碼顯示。=1，=1時(shí)，對輸入為十進(jìn)制數(shù)l～15的二進(jìn)制碼（0001～1111）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。（2）滅零。當(dāng)=1，而輸入為0的二進(jìn)制碼0000時(shí)，只有當(dāng)=1時(shí)，才產(chǎn)生0的七段顯示碼,如果此時(shí)輸入=0，則譯碼器的a～g輸出全0，使顯示器全滅；所以稱為滅零輸入端?，F(xiàn)在是74頁\一共有121頁\編輯于星期六（3）試燈。當(dāng)=0時(shí)，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個(gè)發(fā)光段的好壞。稱為試燈輸入端。（4）特殊控制端。可以作輸入端，也可以作輸出端。作輸入使用時(shí)，如果=0時(shí)，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此稱為滅燈輸入端。作輸出端使用時(shí)，受控于和。當(dāng)=0，＝1，輸入為0的二進(jìn)制碼0000時(shí)，=0，用以指示該片正處于滅零狀態(tài)。所以，又稱為滅零輸出端。＝0，且低位為零,則低位零被熄滅?，F(xiàn)在是75頁\一共有121頁\編輯于星期六七段顯示譯碼器74LS48與數(shù)碼管的連接＋5Vabcdefg74LS48(T339)GNDVcc電源＋5VA3A2A1A0YaYbYdYfYeYgYcLTIBIBR輸入信號BCD碼現(xiàn)在是76頁\一共有121頁\編輯于星期六現(xiàn)在是77頁\一共有121頁\編輯于星期六圖3-1674LS49的邏輯符號（4）

七段顯示譯碼器74LS49

滅燈控制端現(xiàn)在是78頁\一共有121頁\編輯于星期六圖3-1774LS49驅(qū)動(dòng)LED數(shù)碼管電路

圖3-17是一個(gè)用七段顯示譯碼器74LS49驅(qū)動(dòng)共陰型LED數(shù)碼管的實(shí)用電路。現(xiàn)在是79頁\一共有121頁\編輯于星期六四、數(shù)據(jù)選擇器從多個(gè)輸入中選擇1個(gè)輸出，又稱為多路開關(guān)(MUX)。D0D1FAF=AD0+AD11.2選1數(shù)據(jù)選擇器1&&D0D1A1F現(xiàn)在是80頁\一共有121頁\編輯于星期六2.4選1數(shù)據(jù)選擇器D0A0D3D2D1A1YA1

A0Y

00

D0

01

D110

D2

11

D3

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3現(xiàn)在是81頁\一共有121頁\編輯于星期六Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3&&&&1DOD1D2D311YA0A1現(xiàn)在是82頁\一共有121頁\編輯于星期六4選1數(shù)據(jù)選擇器74251、74253的邏輯符號7415374253現(xiàn)在是83頁\一共有121頁\編輯于星期六3.8選1數(shù)據(jù)選擇器（1）8選1數(shù)據(jù)選擇器74151的邏輯符號8選1MUX三個(gè)地址輸入端A2、A1、A0，八個(gè)數(shù)據(jù)輸入端D0~D7，兩個(gè)互補(bǔ)輸出的數(shù)據(jù)輸出端Y和Y，一個(gè)控制輸入端。現(xiàn)在是84頁\一共有121頁\編輯于星期六（2）8選1MUX功能表Y1D0010110100A2A1A0D1D2D3D4D5D6D7現(xiàn)在是85頁\一共有121頁\編輯于星期六例1：用兩片八選一數(shù)據(jù)選擇器74LS151構(gòu)成十六選一數(shù)據(jù)選擇器。4、數(shù)據(jù)選擇器的擴(kuò)展（1）現(xiàn)在是86頁\一共有121頁\編輯于星期六4、數(shù)據(jù)選擇器的擴(kuò)展（2）四選一數(shù)據(jù)選擇器74LS253構(gòu)成十六選一數(shù)據(jù)選擇器。現(xiàn)在是87頁\一共有121頁\編輯于星期六數(shù)據(jù)選擇器的擴(kuò)展（3）問題：74LS153如何構(gòu)成十六選一數(shù)據(jù)選擇器？現(xiàn)在是88頁\一共有121頁\編輯于星期六5、用MUX實(shí)現(xiàn)邏輯函數(shù)對于有n個(gè)地址變量的2n選1的MUX來說，當(dāng)使能端有效時(shí)，其輸出表達(dá)式為：而n個(gè)輸入變量的組合函數(shù)的最小項(xiàng)表達(dá)式為：現(xiàn)在是89頁\一共有121頁\編輯于星期六解：D0＝D1＝D2＝D4＝0，D3＝D5＝D6＝D7＝1

例1：試用8選lMUX實(shí)現(xiàn)函數(shù)F(U,V,W)＝Σm(3,5,6,7)。現(xiàn)在是90頁\一共有121頁\編輯于星期六例2：試用4選lMUX實(shí)現(xiàn)函數(shù)F(U,V,W)＝Σm(3,5,6,7)。求得：D0＝0、D1＝D2＝W、D3＝1代數(shù)法求解卡諾圖法求解現(xiàn)在是91頁\一共有121頁\編輯于星期六例3：分析以下電路的邏輯功能。邏輯功能：奇判別電路?，F(xiàn)在是92頁\一共有121頁\編輯于星期六例3（續(xù)）邏輯功能：奇判別電路?，F(xiàn)在是93頁\一共有121頁\編輯于星期六§3-3組合電路分析分析：已知邏輯電路，導(dǎo)出電路的邏輯功能。組合電路分析步驟：①由給定的邏輯圖逐級寫出邏輯函數(shù)表達(dá)式；②由邏輯函數(shù)表達(dá)式列出真值表；③分析、歸納電路的邏輯功能。以上各步驟不是一成不變的，應(yīng)視具體情況而定，只要能達(dá)到分析的目的，可以略去其中的某些步驟?，F(xiàn)在是94頁\一共有121頁\編輯于星期六一、電路設(shè)計(jì)的概念二、用SSI設(shè)計(jì)組合電路三、用MSI設(shè)計(jì)組合電路四、功能分解的設(shè)計(jì)方法§3-4組合電路設(shè)計(jì)設(shè)計(jì)：已知功能要求，導(dǎo)出最佳邏輯電路?，F(xiàn)在是95頁\一共有121頁\編輯于星期六一、電路設(shè)計(jì)的概念1、設(shè)計(jì)過程

從實(shí)際設(shè)計(jì)要求開始，直到得到符合功能要求的最佳電路為止。2、設(shè)計(jì)方法

對于同一設(shè)計(jì)對象，可以采用不同的設(shè)計(jì)思路和設(shè)計(jì)方法，從而得到不同的設(shè)計(jì)結(jié)果。3、最佳電路

同一功能的電路可能采用不同的器件和不同的結(jié)構(gòu)來實(shí)現(xiàn)，最佳電路的含義因此也各不相同?，F(xiàn)在是96頁\一共有121頁\編輯于星期六4、設(shè)計(jì)的階段①、用某種形式的邏輯描述來表示實(shí)際的設(shè)計(jì)要求；②、各種邏輯描述之間的變換，以變換成邏輯圖為最終目的；③、除邏輯圖外，真值表、功能表、卡諾圖和邏輯方程等都是常用的描述邏輯函數(shù)的方式?，F(xiàn)在是97頁\一共有121頁\編輯于星期六二、用SSI設(shè)計(jì)組合電路1、設(shè)計(jì)要求

以門電路為基礎(chǔ)，要求使用的門電路數(shù)量最少，門的輸入端數(shù)也最少。2、設(shè)計(jì)步驟

①分析設(shè)計(jì)要求，根據(jù)輸出與輸入間的邏輯關(guān)系列出真值表；②利用公式法或卡諾圖法化簡邏輯函數(shù)，求出最簡邏輯表達(dá)式；③根據(jù)最簡邏輯表達(dá)式畫出邏輯圖。一般來說，最簡與或式同兩級與非門電路對應(yīng)，最簡或與式同兩級或非門電路對應(yīng)。④以上步驟可以靈活使用?，F(xiàn)在是98頁\一共有121頁\編輯于星期六3、設(shè)計(jì)舉例例1：設(shè)計(jì)一個(gè)四舍五入判別器，用來判別8421BCD碼表示的十進(jìn)制數(shù)是否等于或大于5?，F(xiàn)在是99頁\一共有121頁\編輯于星期六例2：設(shè)計(jì)一位全減器現(xiàn)在是100頁\一共有121頁\編輯于星期六例2（續(xù)）現(xiàn)在是101頁\一共有121頁\編輯于星期六三、用MSI設(shè)計(jì)組合電路用MSI設(shè)計(jì)組合電路相對于SSI而言，有電路體積小、連線少、可靠性高的優(yōu)點(diǎn)，其設(shè)計(jì)的最優(yōu)標(biāo)準(zhǔn)為所用模塊最少、連線最少。MSI多為專用芯片，可以實(shí)現(xiàn)特定功能，而通用性較強(qiáng)的有變量譯碼器和數(shù)據(jù)選擇器，它們可以用于實(shí)現(xiàn)一般的邏輯函數(shù)?，F(xiàn)在是102頁\一共有121頁\編輯于星期六例：用3-8譯碼器組成一位全減器。最小項(xiàng)表達(dá)式對應(yīng)譯碼器加與非門。現(xiàn)在是103頁\一共有121頁\編輯于星期六用3-8譯碼器組成一位全減器（續(xù)）最大項(xiàng)表達(dá)式對應(yīng)譯碼器加與門?，F(xiàn)在是104頁\一共有121頁\編輯于星期六例：用MUX實(shí)現(xiàn)邏輯函數(shù)試用8選lMUX實(shí)現(xiàn)函數(shù)F(U,V,W)＝Σm(3,5,6,7)。解：D0＝D1＝D2＝D4＝0，D3＝D5＝D6＝D7＝1現(xiàn)在是105頁\一共有121頁\編輯于星期六四、功能分解的設(shè)計(jì)方法當(dāng)系統(tǒng)較復(fù)雜時(shí)，需要把整個(gè)系統(tǒng)分解成若干個(gè)模塊，這叫做函數(shù)分解或系統(tǒng)劃分。經(jīng)一次分解后得到的某些模塊可能仍然比較復(fù)雜，還需要對這些模塊進(jìn)一步分解?，F(xiàn)在是106頁\一共有121頁\編輯于星期六例1：用4位加法器構(gòu)成補(bǔ)碼變換器輸入原碼：SB3B2B1B0輸出補(bǔ)碼：SF3F2F1F0，其中S為符號位。現(xiàn)在是107頁\一共有121頁\編輯于星期六例2：設(shè)計(jì)字符識別電路識別輸入的ASCII碼是否是字符0～9。設(shè)輸入ASCII碼為D6～D0，輸出為F，當(dāng)輸入是字符0～9時(shí)，F(xiàn)=1，否則，F(xiàn)=0。字符0～9的ASCII碼為(30)H～(39)H。現(xiàn)在是108頁\一共有121頁\編輯于星期六例3：設(shè)計(jì)1位8421BCD碼加法器加法器I：進(jìn)行二進(jìn)制加法：F=A+B修正信號產(chǎn)生電路：判斷是否要修正：修正C=1 C=CO3+CF>9加法器II：修正加6，不修正加0?，F(xiàn)在是109頁\一共有121頁\編輯于星期六例3（續(xù)）CF＞9＝F3F2+F3FlC=CO3+F3F2+F3Fl現(xiàn)在是110頁\一共有121頁\編輯于星期六§3-5險(xiǎn)象與競爭一、險(xiǎn)象的產(chǎn)生二