3授課PPT-4.10數(shù)字系統(tǒng)分析設(shè)計(jì)第一頁(yè)，共53頁(yè)。數(shù)字系統(tǒng)分析與設(shè)計(jì)-------學(xué)習(xí)任務(wù)布置1．理解基本概念、查詢其定義及內(nèi)部結(jié)構(gòu)1．了解自下而上的數(shù)字系統(tǒng)分析與設(shè)計(jì)方法；2．了解自上而下的數(shù)字系統(tǒng)分析與設(shè)計(jì)方法；

2.收集相關(guān)電子書籍、網(wǎng)站、資料、進(jìn)行學(xué)習(xí)交流與總結(jié)3.完成相關(guān)作業(yè)第二頁(yè)，共53頁(yè)。數(shù)字系統(tǒng)分析與設(shè)計(jì)-------教學(xué)過(guò)程設(shè)計(jì)第三頁(yè)，共53頁(yè)。學(xué)生學(xué)習(xí)參考資源列表學(xué)習(xí)參考網(wǎng)站

/9.各校精品課程網(wǎng)站第四頁(yè)，共53頁(yè)。學(xué)生學(xué)習(xí)參考資源列表一、閱讀以下資料，資料：1．?dāng)?shù)字系統(tǒng)設(shè)計(jì)DigitalSystemDesign2．Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程【夏宇聞】3．基于SoC和FPGA的便攜式變步長(zhǎng)隨機(jī)共振儀4．基于FPGA的聯(lián)合收獲機(jī)脫粒滾筒模糊控制系統(tǒng)第五頁(yè)，共53頁(yè)。教師授課2學(xué)時(shí):

數(shù)字系統(tǒng)分析設(shè)計(jì)目錄1.自下而上的數(shù)字系統(tǒng)分析與設(shè)計(jì)方法設(shè)計(jì)...............................了解2.自上而下的數(shù)字系統(tǒng)分析與設(shè)計(jì)法.......................................了解3.了解現(xiàn)代數(shù)字技術(shù)的發(fā)展水平第六頁(yè)，共53頁(yè)。教師授課2學(xué)時(shí):

數(shù)字系統(tǒng)分析設(shè)計(jì)自下而上的數(shù)字系統(tǒng)分析與設(shè)計(jì)方法數(shù)字系統(tǒng)自下而上的設(shè)計(jì)是一種試探法，設(shè)計(jì)者首先將規(guī)模大、功能復(fù)雜的數(shù)字系統(tǒng)按邏輯功能劃分成若干子模塊，一直分到這些子模塊可以用經(jīng)典的方法和標(biāo)準(zhǔn)的邏輯功能部件進(jìn)行設(shè)計(jì)為止，然后再將子模塊按其連接關(guān)系分別連接，逐步進(jìn)行調(diào)試，最后將子系統(tǒng)組成在一起，進(jìn)行整體調(diào)試，直到達(dá)到要求為止。目前我們所學(xué)的方法都是自下而上的設(shè)計(jì)第七頁(yè)，共53頁(yè)。教師授課2學(xué)時(shí):

數(shù)字系統(tǒng)分析設(shè)計(jì)自上而下的數(shù)字系統(tǒng)分析與設(shè)計(jì)方法自上而下的設(shè)計(jì)方法是，將整個(gè)系統(tǒng)從邏輯上劃分成控制器和處理器兩大部分，采用ASM圖或RTL語(yǔ)言來(lái)描述控制器和處理器的工作過(guò)程。如果控制器和處理器仍比較復(fù)雜，可以在控制器和處理器內(nèi)部多重地進(jìn)行邏輯劃分，然后選用適當(dāng)?shù)钠骷詫?shí)現(xiàn)各個(gè)子系統(tǒng)，最后把它們連接起來(lái)，完成數(shù)字系統(tǒng)的設(shè)計(jì)。

設(shè)計(jì)步驟：

（1）明確所要設(shè)計(jì)系統(tǒng)的邏輯功能。

（2）確定系統(tǒng)方案與邏輯劃分，畫出系統(tǒng)方框圖。

（3）采用某種算法描述系統(tǒng)。

（4）設(shè)計(jì)控制器和處理器，組成所需要的數(shù)字系統(tǒng)。采用FPGA、CPU等設(shè)計(jì)手段實(shí)現(xiàn)的基本上是自上而下的設(shè)計(jì)方法第八頁(yè)，共53頁(yè)。教師授課2學(xué)時(shí):

數(shù)字系統(tǒng)分析設(shè)計(jì)數(shù)字電路系統(tǒng)的設(shè)計(jì)步驟

第九頁(yè)，共53頁(yè)。教師授課2學(xué)時(shí):

數(shù)字系統(tǒng)分析設(shè)計(jì)第十頁(yè)，共53頁(yè)。1.1PLD的分類1.2PLD的基本原理與結(jié)構(gòu)1.3低密度PLD的原理與結(jié)構(gòu)1.4CPLD的原理與結(jié)構(gòu)1.5FPGA的原理與結(jié)構(gòu)1.6FPGA/CPLD的編程元件1.7邊界掃描測(cè)試技術(shù)1.8FPGA/CPLD的配置1.9FPGA/CPLD器件概述內(nèi)容FPGA/CPLD器件

第十一頁(yè)，共53頁(yè)。1.1PLD的分類PLD的發(fā)展歷程熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

CPLD器件

內(nèi)嵌復(fù)雜功能模塊的SoPC第十二頁(yè)，共53頁(yè)。◆

1985年，美國(guó)Xilinx公司推出了現(xiàn)場(chǎng)可編程門陣列（FPGA，F(xiàn)ieldProgrammableGateArray）◆CPLD（ComplexProgrammableLogicDevice），即復(fù)雜可編程邏輯器件，是從EPLD改進(jìn)而來(lái)的。PLD的發(fā)展第十三頁(yè)，共53頁(yè)。PLD的集成度分類一般將GAL22V10（500門~750門）作為簡(jiǎn)單PLD和高密度PLD的分水嶺第十四頁(yè)，共53頁(yè)。四種SPLD器件的區(qū)別

第十五頁(yè)，共53頁(yè)。PLD器件按照可以編程的次數(shù)可以分為兩類：(1)一次性編程器件（OTP，OneTimeProgrammable）(2)可多次編程器件OTP類器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開發(fā)中使用。按編程特點(diǎn)分類第十六頁(yè)，共53頁(yè)。(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲(chǔ)器（FlashMemory）），如多數(shù)CPLD(5)靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，如多數(shù)FPGA

按編程元件和編程工藝分類非易失性器件易失性器件第十七頁(yè)，共53頁(yè)。PLD器件的原理結(jié)構(gòu)圖

1.2PLD的基本原理與結(jié)構(gòu)第十八頁(yè)，共53頁(yè)。數(shù)字電路符號(hào)表示

常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照

第十九頁(yè)，共53頁(yè)。PLD電路符號(hào)表示

與門、或門的表示

第二十頁(yè)，共53頁(yè)。PLD連接表示法

第二十一頁(yè)，共53頁(yè)。1.3低密度PLD的原理與結(jié)構(gòu)

PROM

PROM的邏輯陣列結(jié)構(gòu)

第二十二頁(yè)，共53頁(yè)。PROM

PROM表達(dá)的PLD陣列圖第二十三頁(yè)，共53頁(yè)。PROM

用PROM完成半加器邏輯陣列

第二十四頁(yè)，共53頁(yè)。PLAPLA邏輯陣列示意圖

第二十五頁(yè)，共53頁(yè)。PAL

PAL結(jié)構(gòu)

PAL的常用表示

第二十六頁(yè)，共53頁(yè)。PALPAL22V10部分結(jié)構(gòu)圖第二十七頁(yè)，共53頁(yè)。GALGAL22V10的結(jié)構(gòu)（局部）

第二十八頁(yè)，共53頁(yè)。

GAL22V10的OLMC結(jié)構(gòu)第二十九頁(yè)，共53頁(yè)。CPLD器件的結(jié)構(gòu)1.4CPLD的原理與結(jié)構(gòu)第三十頁(yè)，共53頁(yè)。典型CPLD器件的結(jié)構(gòu)MAX7000S器件的內(nèi)部結(jié)構(gòu)

第三十一頁(yè)，共53頁(yè)。

MAX7000S器件的宏單元結(jié)構(gòu)第三十二頁(yè)，共53頁(yè)。1.5FPGA的原理與結(jié)構(gòu)查找表結(jié)構(gòu)

4輸入LUT及內(nèi)部結(jié)構(gòu)圖

第三十三頁(yè)，共53頁(yè)。FPGA器件的內(nèi)部結(jié)構(gòu)示意圖

第三十四頁(yè)，共53頁(yè)。典型FPGA的結(jié)構(gòu)XC4000器件的CLB結(jié)構(gòu)第三十五頁(yè)，共53頁(yè)。

Cyclone器件的LE結(jié)構(gòu)（普通模式）典型FPGA的結(jié)構(gòu)第三十六頁(yè)，共53頁(yè)。1．熔絲(Fuse)型器件2．反熔絲(Anti-fuse)型器件

3．EPROM型，紫外線擦除電可編程4．EEPROM型

6．SRAM型

5．Flash型

1.6FPGA/CPLD的編程元件第三十七頁(yè)，共53頁(yè)。邊界掃描電路結(jié)構(gòu)

為了解決超大規(guī)模集成電路（VLSI）的測(cè)試問(wèn)題，自1986年開始，IC領(lǐng)域的專家成立了“聯(lián)合測(cè)試行動(dòng)組”（JTAG，JointTestActionGroup），并制定出了IEEE1149.1邊界掃描測(cè)試（BST，BoundaryScanTest）技術(shù)規(guī)范1.7邊界掃描測(cè)試技術(shù)第三十八頁(yè)，共53頁(yè)。引

腳描

述功

能TDI測(cè)試數(shù)據(jù)輸入(TestDataInput)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出(TestDataOutput)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。TMS測(cè)試模式選擇(TestModeSelect)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來(lái)之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入(TestClockInput)時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。邊界掃描IO引腳功能

第三十九頁(yè)，共53頁(yè)。邊界掃描數(shù)據(jù)移位方式

第四十頁(yè)，共53頁(yè)。1.8FPGA/CPLD的配置未編程前先焊接安裝減少對(duì)器件的觸摸和損傷不計(jì)較器件的封裝形式系統(tǒng)內(nèi)編程--ISP樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改在系統(tǒng)現(xiàn)場(chǎng)重編程修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性第四十一頁(yè)，共53頁(yè)。下載接口引腳信號(hào)名稱

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND1.8FPGA/CPLD的配置USB-Blaster下載電纜第四十二頁(yè)，共53頁(yè)。JTAG方式的在系統(tǒng)編程

CPLD編程下載連接圖

第四十三頁(yè)，共53頁(yè)。JTAG方式的在系統(tǒng)編程多CPLD芯片ISP編程連接方式

第四十四頁(yè)，共53頁(yè)。使用PC并行口配置FPGA

多FPGA芯片配置電路

第四十五頁(yè)，共53頁(yè)。FPGA專用配置器件FPGA的配置電路原理圖第四十六頁(yè)，共53頁(yè)。FPGA專用配置器件EPCS器件配置FPGA的電路原理圖

第四十七頁(yè)，共53頁(yè)。使用單片機(jī)配置FPGA用89C52進(jìn)行配置第四十八頁(yè)，共53頁(yè)。1.9FPGA/CPLD產(chǎn)品概述Lattice公司CPLD器件系列ispLSI器件的結(jié)構(gòu)與特點(diǎn)

（1）采用UltraMOS工藝。（2）系統(tǒng)可編程功能，所有的ispLSI器件均支持ISP功能。（3）邊界掃描測(cè)試功能。（4）加密功能。（5）短路保護(hù)功能。第四十九頁(yè)，共53頁(yè)。2.9FPGA/CPLD產(chǎn)品概述

Lattice公司CPLD器件系列ispMACH4000系列

LatticeEC&ECP系列

ispMACH4000系列CPLD器件有3.3V、2.5V和

1.8V三種供電電壓，分別屬于

ispMACH4000V、ispMACH4000B和

ispMACH4000C器件系列。

第五十頁(yè)，共53頁(yè)。2.9FPGA/CPLD產(chǎn)品概述

Xilinx公司的FPGA和CPLD器件系列

1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系列

3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM5.Xilinx的IP核

第五十一頁(yè)，共53頁(yè)。1.9