第六章建庫設計6.1建庫及庫信息

6.2CMOS電路基本器件的設計

6.3電路仿真復習思考題6.1建庫及庫信息6.1.1建庫技術的新發(fā)展

1.庫單元的概念使用Cadence公司的EDA工具或類似的EDA工具調用ASIC廠家提供的庫單元時，會發(fā)現廠家提供的庫都是虛擬庫，其中只含有供用戶進行仿真和布局、布線時所需的信息。只有在用戶將最后設計好的電子系統(tǒng)網表提供給服務于工藝廠家的IP服務商整合之后，工藝廠家才將虛擬庫中實際的內容填補進去。庫單元的開發(fā)是一項非常復雜的工作，因為一個空態(tài)的庫單元需要包括以下幾個方面：(1)物理版圖；(2)行為模型；(3)VHDL/Verilog語言模型；(4)詳細的時間模型；(5)測試手段；(6)電路草圖；(7)單元的標識；(8)連線仿真模型。

以上列出的某些方面，像版圖、標識等顯而易見是必須有的，但對有些方面，如行為模型等內容可能就不太直觀了。行為模型是對單元電路做的一種高層次的描述，用戶在對一個定態(tài)的ASIC系統(tǒng)作詳細的時序分析時需要花費大量時間，為了節(jié)約時間，在電子系統(tǒng)分析的初期采用行為模型可大大縮短仿真時間。電路設計者為了掌握電路關鍵路徑處的時序性能，也需要在每一個庫單元中有各自對應的時序模型。

在高頻電路設計中，人們一直在努力建立高精度的“參數化”元件模型，以充分描述元件最重要的特性和有關的寄生參數。這樣的模型可以作為庫單元嵌入到工業(yè)標準的射頻設計工具中。這些設計工具可以進行電路設計和電路圖的輸入、電路模擬、優(yōu)化、物理設計以及布局和設計迭代。設計時還考慮到工藝容差，保證了很高的一次投片成功率。

2.流態(tài)庫

Prolific公司董事長和創(chuàng)始人PauldeDood曾擔任SUNMicrosystems公司UltraSPARC和UltraSPARCII產品系列的庫和芯片設計小組的負責人，他提出了流態(tài)庫方法。由于新工藝發(fā)展很快，所以標準單元的設計變得越來越復雜，庫的容量和種類也在增加，從幾年前僅有的二三百種，增加到現在的500種以上，且每個庫都具有性能高、面積小和功耗低的特點。在設計復雜性日益增加、設計師卻日益減少的情況下，半導體公司如何利用標準單元庫呢？目前有兩種解決方案。

第一種方案是使用“流態(tài)庫(liquidlibraries)”。流態(tài)庫的核心單元由經驗豐富的設計小組設計。流態(tài)庫單元按用戶需求設計，這樣可以將生成庫的大部分過程轉移到EDA綜合與布局、布線流程之中。第二種方案是重新設計整個庫，以提高設計性能，但這極有可能嚴重影響設計的有效面積和功率。在理想情況下，每一模塊都是采用針對該模塊優(yōu)化的庫進行設計的，但是，如果庫由人工或半自動生成，這種優(yōu)化就將耗費大量額外的設計時間。

流態(tài)庫標準單元布局和布線流程是在改進SPR流程的基礎上獲得的。典型靜態(tài)SPR的流程包括下列步驟(某些步驟可能根據所用的工具合并為一個步驟)：(1)從RTL級到門級的綜合；(2)門級的布局；(3)門級的詳細布線；(4)根據布線情況調整門級的驅動力度；(5)ECO布局；(6)ECO布線。SPR工具在設計流程的每個階段都要用到庫。在典型的SPR流程中，庫是單元的靜態(tài)集合，單元定義于RTL級綜合之前，其基礎是庫設計師最終要求的期望形式。庫設計師預先確定該項設計的功率、面積、設計周期和可制造性之間的折衷關系。隨著設計的進一步深入，對庫的要求也在不斷變化，而且，不同部分的設計對庫也可能有不同的要求。比如，一項設計可能對面積要求高，即需要一個面積最小的庫。假如為了滿足對面積的布局要求不得不影響其它參數，那么這個面積最小的庫將無法滿足整個設計預計的設計周期要求。此外，在典型的靜態(tài)庫中，為了支持關鍵的時序路徑，可能需要人工添加某些單元。

流態(tài)庫的概念有助于解決庫設計中面臨的矛盾。在流態(tài)庫的流程中，單元庫既可針對特定的設計而優(yōu)化也可針對特殊設計的模塊而優(yōu)化。流態(tài)庫SPR流程的步驟如下：(1)使用種子庫完成從RTL級到門級的綜合；(2)門級的布局；(3)門級的詳細布線；(4)根據布線情況調整門級的驅動力度；(5)建立庫單元；(6)ECO布局；(7)ECO布線。

靜態(tài)流程和流態(tài)庫流程之間的主要區(qū)別在于第一步和第四步上。在這兩個步驟中，使用的工具并不是為綜合、布局和布線提供的靜態(tài)庫，取而代之的是采用包含所有可能單元的流態(tài)庫。根據使用SPR工具的不同，流態(tài)庫可以包含非常多的獨立單元，它也可以盡可能地更抽象地表達單元。一旦綜合工具在第四步中選定了最終單元，這些單元就動態(tài)地建立并特征化。流態(tài)庫流程還可增加庫單元創(chuàng)建步驟(第5步)。

圖6-1是流態(tài)庫流程的示意圖。流態(tài)庫解決方案的優(yōu)點非常明顯。在綜合開始的時候，可用的單元種類很多，因此，庫的種類也很豐富，綜合工具也很實用。此外，在調整單元的時候，可以根據需要選擇具有最佳驅動力度的單元。圖6-1流態(tài)庫流程的示意圖

例如，假設驅動力度為1X的門自身的延遲時間為一個時間單位t，1X門驅動一個負載為36X的門，這兩個門的延遲時間可表達為S+36/S，其中S是中間門的驅動力度。如果靜態(tài)庫設計師為這個門設計了多種驅動力度(如1X、3X和9X的門)，這一對門的最佳延遲將是以9X門作為中間門的情況：9+36/9=13t。但是使用流態(tài)庫，可以自動生成6X的最佳驅動力度的門，其延遲為12t，亦即周期縮短8％。6X門的功耗也遠遠小于9X門?，F在假設靜態(tài)庫僅包含1X門(靜態(tài)庫的大多數單元中普遍存在這樣的情況)，在此情形下，通過這對門的延時為：1+36/1=37t，是最佳延遲的3倍還多。如果目標周期是12t，那么使用靜態(tài)庫就無法實現。即使在不同的門中將邏輯重組，也未必能解決問題。由于流態(tài)庫根據需要生成單元，因而加速了設計。3.庫設計的現狀

從設計來源上說，目前IP模塊的設計已不單純由半導體加工廠商來完成。只要是優(yōu)化的設計，與同類模塊相比達到芯片面積最小，運行速度最快，功率消耗最低，工藝容差最大，就有人肯花錢使用這個模塊的“版權”，便可以納入IP庫，成為IP的一員。由于IP模塊的集成規(guī)模已經達到系統(tǒng)級的水平，按照ASIC設計方法學的要求已經需要完成行為(Behavior)、結構(Structure)和物理(Physical)3個設計域(Designdomain)的設計，因此，這些模塊/子系統(tǒng)也就在3個層級上分別劃分成軟IP(SoftIP)、固IP(FirmIP)和硬IP(HardIP)。

軟IP是設計投入最少的層級，只完成RTL級的行為設計，以硬件描述語言描述文本的形式提交使用。這個HDL描述經過仿真驗證，使用者可以用它綜合出正確的門級網表。軟IP一定是優(yōu)化的行為域設計，與其它設計相比它所需的硬件開銷最小。軟IP的優(yōu)點是有最大的便攜性，不受實現條件的限制，同時也給后續(xù)設計留有更大的創(chuàng)新空間，使用者根據單元庫的條件可以完成更具新意的結構設計。軟IP最主要的缺點是對模塊的預測性太低，增加了設計的風險，使用者在后續(xù)的設計中仍有發(fā)生差錯的可能。

固IP比軟IP有更大的設計深度，已完成了門級綜合，時序仿真等設計階段，以門級網表的形式提交使用。只要用戶單元庫的時序參數與固IP相同，就具有正確完成物理設計的可能性。長期以來，ASIC設計能力低于IC工藝能力的狀況一直困擾著IC設計師和EDA設計師，因此，他們不得不采用比最先進的工藝技術滯后兩代的工藝制作ASIC。當DRAM已經使用0.18μm工藝，CPU采用0.25μm工藝制作的時候，而ASIC仍然采用0.35μm，甚至0.5μm的工藝制作。IP技術的形成將對縮小設計與工藝能力的差距，扭轉設計落后的局面而發(fā)揮重要作用。6.1.2使用SUMMIT工具的建庫流程1.進入SUMMIT環(huán)境login：用戶名passwd:口令%：startenv建立SUMMIT環(huán)境%：ver&出現SUMMIT界面

2.基本庫Scell和Bcell的輸入

(1)在VisualHDLforVerilog的窗口中，選File→New→Library,出現NewLibrary窗口。在該窗口中根據提示填寫所建庫的庫名和路徑，然后點擊OK按鈕返回VisualHDLforVerilog窗口。

(2)在VisualHDLforVerilog窗口中，選Tools→Browser，出現Browser窗口；在Browser窗口中，選File→Import,出現Import窗口，在該窗口中：Type：ExternalLibrary：填寫新建的庫名Filter：填寫需讀入的基本庫Scell的Verilog源文件然后點擊OK按鈕返回。

(3)重復(1)、(2)步建立Bcell庫，但在第(2)步選Type時，應選擇Module/primitive。3.創(chuàng)建Scell庫的Symbol圖

(1)打開Scell庫，在Browser窗口中，選File→Open出現Open窗口，首先在Librarys子窗口中選中Library，再在Units子窗口中選中Unit，然后點擊OK按鈕，打開VerilogExternal窗口。

(2)在VerilogExternal窗口中，選Attributes→ComponentGraphics，打開SymbolEditor窗口，然后進行編輯。

(3)File→Save。

4.修改基本庫Scell中的Symbol圖

(1)打開Scell庫。在Browser窗口中，選File→Open，出現Open窗口；首先在Librarys子窗口中選中Library，再在Units子窗口中選中Unit，然后在Objects子窗口中選中Object，然后點擊OK按鈕，則出現SymbolEditor窗口。

(2)在SymbolEditor窗口中，編輯Symbol圖。6.1.3庫的總體信息庫的總體信息中必需的內容有：(1)庫“頭”信息；(2)模型類別(MODEL_CLASS)的定義；(3)模型(MODEL)定義；(4)電學信息(ELECTRICAL_INFO)；(5)邊界條件(BOUNDARY_CONDITION)信息；(6)特征化條件(CHARACTERIZED_AT)信息。

注：庫的各個總體信息描述的最后都以分號“；”結束,而單元的各項描述之后不能以分號“；”結束。在以下的各種示例中,斜體英文字都為關鍵字。

1.庫“頭”信息庫頭的主要信息有庫名信息,它給出的是編譯器轉換TLF文件后生成的Timing庫的庫名(LIBRARY)、工藝(PROCESS)、廠家名(VENDOR)、日期(DATE)、版本號(VERSION)、TLF版本號(TLF_VERSION)、設計者(GENERATED_BY)等信息。例如：HEADER(

LIBRARY("TLFwork")PROCESS("best")VENDOR("IME")DATE("1/6/2001")VERSION("6")TLF-VERSION("3.0")GENERATED-BY("JX"));

2.模型類別的定義在TLF文件中使用模型MODEL之前,必須先定義模型模板,即模型類別MODEL_CLASS。這有點類似于C語言中的變量及結構的定義。每個模型類別包括(1)名字。(2)與模型有關的PIN。(3)算法的級別號及模型的準確級。(4)模型中的參數列表。(5)模型所用的算法。

如CDC用PWL算法計算PIN到PIN的延時時,需要有六個參數的模型。這個模型的模板定義如下：MODEL_CLASS(delayModelClassPIN(inout)LEVEL(1ARGUMENTS(FLOAT(intrinsic1.0)FLOAT(ddc1.0)FLOAT(riseTin00.0)FLOAT(fallTin00.0)FLOAT(riseTin1

0.0)FLOAT(fallTin10.0))

PROG(RETURN("ctMTM")PWLEND_PROG)));

上述模板的名字為delayModelClass,包含六個參數。每個參數的定義有三項：

(1)數據類型；

(2)參數名；

(3)值,可選項或給出的缺省值。如，第一個參數名是intrinsic,其值是1.0,數據類型為浮點數FLOAT。當實際引用模板時,不必重復描述參數的數據類型,只要給出參數的實際值即可。

3.模型定義總體信息中的模型定義可被后面的ELECTRICAL_INFO,CHARACTORIZED_AT,及CELL單元部分調用。模型定義中的內容有：(1)名字；(2)模型模板名；(3)級別號(可選項)；(4)帶數據的參數。如前面描述過的模型模板的一個模型例子如下：MODEL(delayModelRiseCLASS(delayModelClass)LEVEL(1

intrinsic(0.88)ddc(2.77)

riseTin0(0.06)fallTin0(0.24)

riseTin1(-0.03)

fallTin1(0.24)));

如果實際模型中的個別參數的數據與模型模板中的完全一樣,則沒有必要重復書寫,只要給出那些值不同的參數即可。被幾個單元共同調用的模型需要在庫的總體信息中定義,而只被某個單元調用的模型在單元內部定義即可。模型可繼承模型模板中的參數缺省值,單元中定義的模型不能繼承庫總體部分定義的模型中的參數值。

4.電學信息這部分信息用于計算線延時，CDC要估算金屬連線的電阻與電容。PWL算法假設它們與輸出PIN的負載成線性變化。因此要先在總體部分定義一個線性模型模板,然后再定義電阻、電容模型。如:MODEL_CLASS(linearModelClassPINS()

LEVEL(1

ARGUMENTS(

LINEAR(linearArg~:~:1.0:0.0))

PROG(RETURN(:ctMTM")PWLEND_PROG)));MODEL(metalCapDefCLASS(linearModelClass)LEVEL(1linearArg(0.0:7.0:0.0:0.3)));MODEL(metalResDefCLASS(linearModelClass)LEVEL(1linearArg(0.0:7.0:0.0:1.7)));ELECTRICAL_INFO(

DEFAULTS(

MODEL_REF(NET_CAPmetalCapDef)

MODEL_REF(NET_RESmetalResDef)));

其中，線性模型參數的定義格式為：LINEAR(linearArg值1:值2:值3:值4)。值1為起始x值;值2為終止x值;值3為Y截距;值4為斜率。這四個值用冒號隔開。

5.邊界條件信息邊界條件在庫級是指設計的頂層單元PIN的初始輸入斜率與輸出負載因素;在單元級是指單元PIN的初始輸入斜率與輸出負載因素。如:BOUNDARY_CONDITIONS(MTM(INPUT-PIN-CAP20:25:30

)FLOAT(OUTPUT-PIN-CAP15)MTM(PAD-LOAD1.5:1.5:15

)MTM(PAD-SLOPERISE(3.5:4.5:5.5)FALL(2.5:3.5：3.5)));

數據類型為MTM的參數的定義語法為：MTM(argNameRISE(最小:典型:最大)FALL(最小:典型:最大))。6.特征化條件信息特征化條件信息包括參考電壓、溫度、工藝變化等方面的信息。CDC的算法都認為延時將隨溫度與電壓的變化而線性地變化，因此要在此部分給出線性變化的系數。另外，工藝的變化在CDC的算法中用的是常數模型。在計算RC延時時,CDC需要預先定義上升及下降斜率的RC系數,這也是常數模型。如：MODEL_CLASS(constantModelClassPINS()LEVEL(1ARGUMENTS(FLOAT(constArg0.0))PROG(RETURN("ctMTM")PWLEND-PROG)));MODEL(tempMultCLASS(linearModelClass)LEVEL(1linearArg(0.0:125:0.72:0.0033)));MODEL(voltMultCLASS(linearModelClass)LEVEL(1linearArg(4.0:5.0:2.08:-0.245.0:5.5:1.78:-0.18)));MODEL(procMultCLASS(constantModelClass)LEVEL(1constArg(0.9)));MODEL(krcModelCLASS(constantModelClass)LEVEL(1constArg(0.69)));CHARACTERIZED-AT(

FLOAT(TEMPERATURE30.0)

MTM(VOLTAGE4.5:5.0:5.5)

FLOAT(OUTPUT_LOAD0.0)

MODEL_REF(PROC_MULTprocMult)

MODEL_REF(TEMP_MULTtempMult)

FLOAT(INPUT_SLOPE0RISE(2.5)FALL(2.5))

FLOAT(INPUT_SLOPE1RISE(5.0)FALL(5.0))

MODEL_REF(KRCRISE(krcModel)FALL(krcModel)));6.2CMOS電路基本器件的設計6.2.1CMOS反相器的開關特性在進行設計的描述前，我們先對CMOS反相器的開關特性作出一些說明。在CMOS電路中，負載電容CL的充電和放電時間限制了門的開關速度。輸入的電壓變化導致了輸出電壓變化，使電容CL向VDD電壓充電，或者向VSS電壓放電。我們將建立描述CMOS反相器開關特性的模型。在建立模型之前，需要定義一些術語，如圖6-2所示：圖6-2基本參數描述(a)上升，下降時間；(b)延遲時間

（1）上升時間tr：波形從它的穩(wěn)態(tài)值的10%上升到90%所需的時間。（2）下降時間tf：波形從它的穩(wěn)態(tài)值的90%下降到10%所需的時間。（3）延遲時間td：輸入電壓變化到穩(wěn)態(tài)值的50%的時刻和輸出電壓變化到50%VDD時的時間差。延遲時間還可以分為上升延遲時間和下降延遲時間。輸出電平上升邊50%處對輸入電平下降邊50%處的時間間隔稱上升延遲時間tdr。輸出電平下降邊50%處對輸入電平上升邊50%處的時間間隔稱下降延遲時間tdf。而門的平均延遲時間tpd定義為上升延遲時間與下降延遲時間和的一半。

1.下降時間圖6-3所示的是輸入電壓Vi(t)從0V變化到VDD時，N型MOS管的工作點的移動軌跡。最初，NMOS管是截止的，負載電容CL充電到VDD，這對應于特性曲線上的x1點。當反相器輸入端加上階躍電壓（即Vgs=VDD）時，工作點變化到x2。此后，軌跡沿Vgs=VDD的特性曲線向原點（x3）運動。顯然，下降時間t-f由下面兩個時間間隔所組成：

(1)tf1是電容電壓Vo從0.9VDD下降到（VDD-Vtn）所需的時間，其中Vtn是NMOS管閾值電壓。

(2)tf2是電容電壓Vo從（VDD-Vtn）下降到0.1VDD所需的時間。圖6-3在開關期間NMOS管工作點的移動軌跡

說明上述行為特性的等效電路示于圖6-4。根據圖6-2（a），在飽和區(qū)有：(6-1)圖6-4確定下降和上升時間的等效電路從tf1積分可得(6-2)

當NMOS管開始工作在線性區(qū)時，放電電流已不再是恒定的了。對tf2積分可得：(6-3)因此，整個下降時間為(6-4)2.上升時間由于CMOS電路的對稱性，類似的方法可以用來求出上升時間tr。于是(6-5)

我們知道，PMOS管和NMOS管中載流子的遷移率不同（即μn≈2μp）。因而，假如我們希望反相器的上升時間和下降時間近似相等，則需要使

這就意味著，PMOS管的溝道寬度必須加寬到NMOS管溝道寬度的2倍左右。

3.延遲時間在CMOS電路中，單個門的延遲時間主要由輸出的上升和下降時間決定。延遲時間近似為(6-6)所以我們可將上式表達為(6-7)其中AN及AP都是隨電源電壓變化的常量。它們的表達式分別為(6-8)其中,因而，平均門級延時為(6-9)

4.輸入波形斜率對門級延時的影響我們知道，當輸入波形的上升沿（下降沿）變陡或變緩，都將對門級延時產生影響，我們在此給出隨輸入波形斜率變化的修正表達式：(6-10)

式中tdrstep及tdfstep滿足式（6-7），tinputfall及tinputrise分別為輸入階躍波形的下降時間和上升時間。輸入階躍波形的上升時間和下降時間必須滿足以下條件：6.2.2CMOS反相器設計準則

CMOS反相器設計準則如下：（1）對稱波形設計準則：選取|Vtp|=Vtn及βn/βp=1，從而使tr=tf。（2）最小面積設計準則：在時序要求寬松的路徑上，選取Wp=Wn使版圖面積最小。6.2.3某工藝CMOS電路計算公式

1.(W/L)設計流程什么是W/L？一個典型MOSFET如圖6-5所示。在P型襯底上由N型雜質擴散或離子注入形成源區(qū)(Source)和漏區(qū)(Drain)。在源漏之間的硅表面上有一層薄的二氧化硅絕緣層，稱為柵氧化層。在二氧化硅絕緣層之上就是多晶硅柵(Gate)，源漏之間在P型襯底之間形成的狹長區(qū)域稱為溝道。

W/L是指晶體管的寬長比，L是指源漏之間長度，W可看成是多晶硅與有源區(qū)相交部分的寬度。如圖6-6所示，我們給出了CMOS電路（W/L）確定的整體流程：圖6-5MOSFET示意圖圖6-6CMOS電路(W/L)確定整體流程

2.CMOS電路的計算思路對于CMOS電路，每一輸入端都對應一對互補管，在測量每一端的延時參數時，我們總能將原有電路等效為CMOS反相器，從而利用理論公式。由于理論計算時采用等效思想，因此會影響公式的計算精度。CMOS反相器(W/L)的計算公式如下：(6-11)

其中，P=-0.2,M1在1.45~1.55之間，M2在14~15之間。在實際設計中常會碰到MOS管串并聯(lián)使用的情況，如圖6-7所示。MOS管的串并聯(lián)滿足如下等式：串聯(lián)時，并聯(lián)時，其中，β為等效的導電因子。圖6-7MOS管的串并聯(lián)6.2.4CMOS基本器件實例

1.器件扇入負載的確定一個CMOS器件的外接負載實際就是下一級CMOS器件的扇入負載。對于CMOS電路，每一輸入端對應一對互補管，我們可從理論上估算互補管的柵極電容的大小作為器件的扇入負載。計算公式如下：CLIN=Cp+Cn

Cp=［8.85×0.5×Wp+3.10×(1+2Wp)］×10-4+［0.99×0.5×Wp+0.53×(1+2Wp)］×10-4+3.45×0.5×Wp×10-3Cn=［5.9×0.5×Wn+2.2×(1+2Wn)］×10-4+［0.99×0.5×Wn+0.53×(1+2Wn)］×10-4+3.45×0.5×Wn×10-3式中，電容單位為pF。

2.反相器(W/L)的確定如圖6-8所示，假設我們對反相器(非門)的延時要求為0.2ns，負載能力為0.02pF，設計原則采用對稱波形設計。套用公式6-11，在此我們輸入階躍波形的trf通常取0.2ns，已知tdr=0.2ns，CL=0.02pF，因而tdrstep=0.15ns將值代入，等效管Wp的值為其中，M2的值，根據經驗負載電容大取較小的值，負載電容小取較大的值。在此我們取M2=15，所以

從我們套用公式，調整器件(W/L)的經驗來看，需對Wp的值修正，通常修正范圍為0.4~0.8μF左右。在此我們將W#-p+0.4μF作為器件的最終(W/L)。最終確定的帶具體(W/L)的電路圖如圖6-9所示。圖6-8非門電路圖6-9具體(W/L)的非門器件電路網表如下：*************************************auCdlNetlist:**LibraryName:XI_LD*TopCellName:IV_LD*ViewName:schematic*VersionName:0.1*Netlistedon:Oct1323:37:351999*************************************.SCALEMETER.PARAM*.GLOBALvdd!+gnd!

*.PINvdd!#=*+gnd!#=.SUBCKTIV-LDIZN#=MM2ZNIgnd!gnd!NMW=1.2uL=500nM=1#=MM29ZNIvdd!vdd!PMW=2.4uL=500nM=1#=.ENDSHSpice測試結果如下所示。

觀察測試結果可知，最慢延遲為0.1731ns。因而，器件滿足設計要求。

3.與非門(W/L)的確定如圖6-10所示，假設我們對ND2的延時要求為0.2ns，負載能力為0.02pF,設計原則采用對稱波形設計。套用公式(6-11)，在此我們輸入階躍波形的trf通常取0.2ns，已知tdr=0.2ns，CL=0.02pF，因而tdrstep=0.15ns將值代入，等效管Wp的值為其中，M2的值，根據經驗負載電容大取較小的值，負載電容小取較大的值。在此我們取M2=15，所以

從我們套用公式，調整器件(W/L)的經驗來看，需對Wp的值修正，通常修正范圍為0.4~0.8μF左右。在此我們將W#-p+0.4μF作為器件的最終(W/L)。圖6-10與非門電路圖

根據MOS管的等效關系，對于與非門邏輯狀態(tài)為Z=A或Z=B時，同時導通的PMOS管或NMOS管我們均采用等效處理。最終確定的帶具體(W/L)的電路圖如圖6-11所示。器件電路網表如下：**********************************auCdlNetlist:**LibraryName:YAO_LD*TopCellName:ND2_LD*ViewName:schematic*VersionName:0.1*Netlistedon:Jul1323:38:061997***********************************.SCALEMETER.PARAM*.GLOBALvdd!+gnd!*.PINvdd!*+gnd!.SUBCKTND2_LDABZMM35ZAnet20gnd!NMW=2.4uL=500nM=1MM36net20Bgnd!gnd!NMW=2.4uL=500nM=1MM33ZAvdd!vdd!PMW=2.4uL=500nM=1MM56ZBvdd!vdd!PMW=2.4uL=500nM=1圖6-11具體(W/L)與非門

接下來的工作就是對器件進行Hspice仿真，測試電路參數，觀察器件是否滿足設計要求。在此我們不對器件的Hspice仿真作詳細說明，測試結果如下：

從測試的數據我們看到，在外接負載為0.02pF時，器件最慢延時為0.2019ns。也就是說，器件延時已基本滿足設計要求。我們還觀察到tdf偏小，說明MOS管的串并聯(lián)等效關系需要修正。修正原則為并聯(lián)管微調大，串聯(lián)管微調小。調整范圍在0.2~0.8μF左右。微調后電路網表如下：*****************************auCdlNetlist:**LibraryName:YAO_LD*TopCellName:ND2*ViewName:schematic*VersionName:0.1*Netlistedon:Jul1323:38:061997******************************.SCALEMETER.PARAM*.GLOBALvdd!+gnd!*.PINvdd!*+gnd!.SUBCKTND2_LDABZMM35ZAnet20gnd!NMW=2uL=500nM=1MM36net20Bgnd!gnd!NMW=2uL=500nM=1MM33ZAvdd!vdd!PMW=2.4uL=500nM=1MM56ZBvdd!vdd!PMW=2.4uL=500nM=1.ENDS微調后數據如下：

4.或非門(W/L)的確定如圖6-12所示，假設我們對NR2的延時要求為0.2ns，負載能力為0.02pF,設計原則采用對稱波形設計。圖6-12或非門電路圖

套用公式(6-11)，在此我們輸入階躍波形的trf通常取0.2ns，已知tdr=0.2ns，CL=0.02pF，因而

tdrstep=0.15ns

將值代入，等效管Wp的值為其中，M2的值，根據經驗負載電容大取較小的值，負載電容小取較大的值。在此我們取M2=15，所以

從我們套用公式，調整器件(W/L)的經驗來看，需對Wp的值修正，通常修正范圍為0.4~0.8μF左右。在此我們將W#-p+0.4μF作為器件的最終(W/L)。根據MOS管的等效關系，對于或非門邏輯狀態(tài)為Z=A或Z=B時同時導通的PMOS管或MOS管我們均采用等效處理。最終確定的帶具體(W/L)的電路圖如圖6-13所示。圖6-13具體(W/L)的或非門器件電路網表如下：**********************************auCdlNetlist:**LibraryName:YAO_LD*TopCellName:NR2_LD*ViewName:schematic*VersionName:0.1*Netlistedon:Jul1323:38:581997**********************************.SCALEMETER.PARAM*.GLOBALvdd!+gnd!*.PINvdd!*+gnd!.SUBCKTNR2_LDABZMM0net8Avdd!vdd!PMW=4.8uL=500nM=1MM1ZBnet8vdd!PMW=4.8uL=500nM=1MM2ZAgnd!gnd!NMW=1.2uL=500nM=1MM19ZBgnd!gnd!NMW=1.2uL=500nM=1.ENDS測試結果如下：

從數據觀察到，延時tdf偏小，說明MOS管的串并聯(lián)等效關系需要修正。修正原則為并聯(lián)管微調大，串聯(lián)管微調小。調整范圍在0.2~0.8μF左右。微調后電路網表如下：******************************auCdlNetlist:**LibraryName:YAO_LD*TopCellName:NR2_LD*ViewName:schematic*VersionName:0.1*Netlistedon:Jul1323:38:581997******************************.SCALEMETER.PARAM*.GLOBALvdd!+gnd!*.PINvdd!*+gnd!.SUBCKTNR2_LDABZMM0net8Avdd!vdd!PMW=4.8uL=500nM=1MM1ZBnet8vdd!PMW=4.8uL=500nM=1MM2ZAgnd!gnd!NMW=1.7uL=500nM=1MM19ZBgnd!gnd!NMW=1.7uL=500nM=1.ENDS微調后數據如下：

5.與門(W/L)的確定如圖6-14所示，假設我們對AN2的延時要求為0.3ns，負載能力為0.04pF,設計原則采用對稱波形設計。我們先對AN2進行速度設計后。AN2可看作ND2和IV的級連，此時級連的級數為2，外接負載與標準負載的比值為4。根據級連速度設計理論，它們中間接點的負載為 ，且每一級的延時為0.15ns。圖6-14與門電路圖

對于級連中的ND2，套用公式（6-11），在此我們輸入階躍波形的trf取0.2ns，已知tdr=0.15ns，且CL=0.02pF。因而tdrstep=0.10ns將值代入，等效管Wp的值為：其中,M2的值根據經驗負載電容大取較小的值，負載電容小取較大的值。在此我們取M2=15，所以

從我們套用公式，調整器件(W/L)的經驗來看，我們需對Wp的值修正，通常修正范圍為0.4~0.8μF左右。在此我們將WP+0.4μF作為器件的最終(W/L)。對于級連中的IV，套用公式(6-11)，在此我們輸入階躍波形的trf取0.2ns，已知tdr=0.15ns，且CL=0.04pF。因而tdrstep=0.10ns將值代入，等效管Wp的值為：其中，M2的值根據經驗負載電容大取較小的值，負載電容小取較大的值。在此我們取M2=15，所以

從我們套用公式，調整器件(W/L)的經驗來看，需對Wp的值修正，通常修正范圍為0.4~0.8μF左右。在此我們將W#-P+0.4μF作為器件的最終(W/L)。根據MOS管的等效關系，對于與門邏輯狀態(tài)為Z=A或Z=B時，同時導通的PMOS管或MOS管我們均采用等效處理。最終確定的帶具體(W/L)的電路圖如圖6-15所示。電路網表如下：************************************auCdlNetlist:**LibraryName:YAO_LD*TopCellName:AN2*ViewName:schematic*VersionName:0.1*Netlistedon:Jul1322:48:061997*************************************.SCALEMETER.PARAM*.GLOBALvdd!+gnd!*.PINvdd!*+gnd!.SUBCKTAN2ABZMM31Znet17gnd!gnd!NMW=3.2uL=500nM=1MM2net17Anet31gnd!NMW=3.4uL=500nM=1MM28net31Bgnd!gnd!NMW=3.4uL=500nM=1MM32Znet17vdd!vdd!PMW=6.4uL=500nM=1MM27net17Bvdd!vdd!PMW=3.4uL=500nM=1MM0net17Avdd!vdd!PMW=3.4uL=500nM=1.ENDS圖6-15具體(W/L)的與門測試結果如下：6.3電路仿真6.3.1Cadence電路圖Spectre/Hspice仿真流程

1.方式一

(1)在EditSchematic窗口中選擇菜單項Tools→AnalogArtist，再選擇AnalogArtist→Simulation，在出現的菜單中把Simulator選擇為Spectre或Hspices，點擊OK按鈕使Spectre或Hspices窗口出現。(2)選擇Spectre或Hspices窗口的Setup→Environment，在ModelPath中填入器件模型的路徑，然后點擊OK按鈕。選擇Analysis→Choose，點選Transient，填入仿真開始、結束時間和時間間隔，點擊OK按鈕。如果有多個模型參數合在一個文件內，則在IncludeFile一欄內填入該模型文件的完整路徑及文件名。(3)開始仿真。選擇Spectre或Hspices窗口的Stimulate→Run，對電路圖進行仿真，若仿真不成功，可根據Spectre或Hspices窗口的提示做有關的修改。仿真成功后，選擇Result→ModifyPlotSet→Modify，然后在電路圖中點中需要顯示波形的信號，再選擇Result→PlotTransient觀看仿真結果波形。

(4)在波形窗口中選擇PlotOption→Strip可把各種波形分開顯示，若再選PlotOption→Composite，則各波形又合在一起顯示。若選擇Axis→AxisOption，并在出現的菜單中點DisplayGrid，就可給波形加上帶有刻度的框，以方便波形的測量。

2.方式二

(1)按方式一的步驟(1)、(2)使Spectre窗口出現，選擇Edit菜單項，在出現的窗口中填入激勵文件名，再點擊OK按鈕即可進入編輯環(huán)境編輯激勵文件。文件編好并檢查通過后，可選擇Setup→Environment，在StimulusFile中填入已經編好的激勵文件名，再按方式一的步驟(3),(4)進行仿真,測試。

(2)當激勵文件已經存在時,可直接選擇Setup→Environment，在StimulusFile中填入已經存在的激勵文件名，再按方式一的步驟(3),(4)進行仿真,測試。(3)激勵文件內容主要包括對電源，輸入信號，輸出負載的描述。對電源的描述如下：

v0［＃vdd!］［＃gnd!］vsourcetype=dcdc=5“v0”是給電源起的名稱，方括號內的內容表示電源接在vdd和gnd之間，“vsource”表明電源是電壓源，類型是直流，值為5伏。對輸入激勵信號的描述也類似：

v1［＃/word］［＃gnd!］vsourcetype=pulseval0=0val1=5period=40nrise=0.1nfall=0.1nwidth=20n“/word”表示信號從電路中名稱為word的輸入端輸入，“pulse”表明電壓源是脈沖型的，“val0”和“val1”指明低電平和高電平的值，“rise”和“fall”表示脈沖的上升和下降時間，“period”是信號的周期，“width”是脈沖寬度。同樣也可以寫出對負載的描述：

c0［＃/out］［＃gnd!］capacitorc=50fm=1“capacitor”表明負載是電容，“c”是電容值，“m”是multiplier的縮寫。6.3.2Hspice仿真流程及激勵編寫規(guī)范

Hspice仿真能夠驗證帶有具體寬長比的CMOS電路是否滿足提出的設計要求。如若滿足設計要求，我們可通過相應的激勵編寫，提取CMOS電路的電學參數；如若不滿足設計要求，我們需對CMOS電路進行調整，直至測試結果達到我們的設計要求時，再提取CMOS電路的電學參數。對CMOS電路進行Hspice仿真時可在兩種環(huán)境下進行：一種是Cadence集成窗口下的Hspice仿真，這時所有的操作都在相應的窗口下進行，測試激勵編寫嚴格，觀察仿真波形較為方便；另一種是獨立環(huán)境下的Hspice仿真，這時，所有的操作都采用命令行格式，觀察測試波形不太方便，但測試激勵編寫靈活，仿真測試的效率高。這兩種環(huán)境下的仿真結果相同。

在開始仿真之前，首先要配置Hspice仿真環(huán)境。系統(tǒng)管理員在設置工程人員的工作站路徑時，需將初始化文件.cdsinit（集成窗口）.cdshrc（Standalong環(huán)境）設置到工程人員的工作站路徑的主目錄下。

Hspice仿真測試的機理是套用特定廠家，特定工藝條件下的MOS管級模型，運用科學的算法，仿真迭代出最終的測試結果。

通常，我們分三種測試條件，也就是說配備三種MOS管級模型，如下表所示：

由于兩種測試環(huán)境下的仿真各有優(yōu)劣，因此，我們可以取兩者優(yōu)勢互補的操作流程：在集成環(huán)境下調試電路，觀察仿真波形；電路滿足設計要求后，提取電路網表，并編寫Standalong環(huán)境下的測試激勵，提取電路的電學參數。下面將按這一流程的順序介紹相應的操作。1.Cadence集成窗口下的Hspice仿真流程圖6-16Cadence集成窗口下的Hspice仿真整體流程

具體操作如下：（1）啟動工作站：Login>（鍵入）用戶名

Password：*******（2）啟動Cadence：（鍵入）icfb&或icms&。彈出如圖6-17所示的Cadence主窗口。點擊主窗口中“DesignManger”菜單下的LibraryBrowser，彈出LibraryBrowser窗口。在LibraryBrowser窗口下，以編輯(Edit)激活目標庫下特定單元(Cell)的電路圖(Schematic)。彈出如圖6-18所示的電路圖(Schematic)的編輯窗口(Editing)。圖6-17Cadence主窗口圖6-18電路圖編輯窗口

在電路圖(Schematic)的編輯窗口(Editing)單擊Tool下的AnologAtist，在電路圖(Schematic)的編輯窗口(Editing)的菜單項中添加AnologAtist，單擊AnologAtist下的Simulation，彈出如圖6-19所示的SimulatorStartup窗口。在SimulatorStartup窗口中，Simulator下的選項中選擇Hspice$，然后單擊OK按鈕，彈出Hspice$窗口。在Hspice$窗口中單擊setup項下的Environment，彈出EnviromentOptions窗口。在EnviromentOptions窗口的StimulusFiles欄中填入激勵文件路徑及文件名，IncludeFiles欄中填入MOS管級模型文件路徑及文件名，然后單擊OK按鈕。在Hspice$窗口中激活Analyses項下的Choose，彈出ChooseAnalyses窗口。在ChooseAnalyses窗口中的Transient欄中填入時間設置，然后單擊OK按鈕。圖6-19SimulatorStartup窗口

在Hspice$窗口中單擊Simulate項下的Options,彈出SimulateOptions窗口。在SimulateOptions窗口中的TempDc欄中填入相應的仿真溫度，然后單擊OK按鈕。在Hspice$窗口中單擊Simulate項下的Run，進入仿真運行狀態(tài)。仿真結束后，在Hspice$窗口中單擊Results下Modifyplotset選項中的Modify，然后在電路圖(Schematic)的編輯窗口(Editing)點中想要觀察的輸入輸出Pin，最后在Hspice$窗口中擊活Results下的PlotTransient，彈出波形窗口。仿真結果文件為~/simulation/器件名/Hspice$/schematic/netlist/下的*.mt0文件。2.Cadence集成窗口下的Hspice仿真編寫規(guī)范在此我們以ND2_X4的Hspice仿真為例，激勵如下：V1［＃A］0PWL0512.5n512.7n025n025.275n575.275n5V2［＃B］0PWL0537.5n537.7n050n050.2n575.2n5V4［＃vdd!］0DC5C1［＃Z］00.04pm=1.0.MEASURETRANAtpLHTRIGv(A)VAL=2.5FALL=1TARGv(Z)VAL=2.5RISE=1.MEASURETRANAtpHLTRIGv(A)VAL=2.5RISE=1TARGv(Z)VAL=2.5FALL=1.MEASURETRANBtpLHTRIGv(B)VAL=2.5FALL=1TARGv(Z)VAL=2.5RISE=2.MEASURETRANBtpHLTRIGv(B)VAL=2.5RISE=1TARGv(Z)VAL=2.5FALL=2.MEASURETRANAZtrTRIGv(Z)VAL=0.5RISE=1TARGv(Z)VAL=4.5RISE=1.MEASURETRANAZtfTRIGv(Z)VAL=4.5FALL=1TARGv(Z)VAL=0.5FALL=1.MEASURETRANBZtrTRIGv(Z)VAL=0.5RISE=2TARGv(Z)VAL=4.5RISE=2.MEASURETRANBZtfTRIGv(Z)VAL=4.5FALL=2TARGv(Z)VAL=0.5FALL=2.MEASUREAcapacitancePARAM=′-capa/5′.MEASUREBcapacitancePARAM=′-capb/5′.MEASURETRANcapaINTEGI(V1)FROM=12.5nTO=20n.MEASURETRANcapbINTEGI(V2)FROM=37.5nTO=45n.MEASURErmspowerRMSPOWER.MEASUREavgpowerAVGPOWER圖6-20仿真結果波形圖上述激勵編寫格式的說明如下：V1［＃A］0PWL0512.5n512.7n025n025.275n575.275n5V2［＃B］0PWL0537.5n537.7n050n050.2n575.2n5以上兩句是對輸入激勵的描述，PWL是激勵格式的關鍵詞。V4［＃vdd!］0DC5此句是對電源的描述。C1［＃Z］00.04pm=1.0此句是對輸出負載的描述。.MEASURETRANAtpLHTRIGv(A)VAL=2.5FALL=1TARGv(Z)VAL=2.5FALL=1.MEASURETRANAtpHLTRIGv(A)VAL=2.5RISE=1TARGv(Z)VAL=2.5FALL=1.MEASURETRANBtpLHTRIGv(B)VAL=2.5FALL=1TARGv(Z)VAL=2.5RISE=2.MEASURETRANBtpHLTRIGv(B)VAL=2.5RISE=1TARGv(Z)VAL=2.5FALL=2

上述測試語句的功能是測試輸入端對輸出端的延時參數。其中：.MEASURE測量語句的關鍵詞.TRAN表明測量的為瞬態(tài)值，如果后接描述語句省略，則定 義與上次相同.TRIG表明是觸發(fā)信號.TARG表明是目標信號.FALL表明是下降沿.RISE表明是上升沿VAL表明變量值.MEASURETRANAZtrTRIGv(Z)VAL=0.5RISE=1TARGv(Z)VAL=4.5RISE=1.MEASURETRANAZtfTRIGv(Z)VAL=4.5FALL=1TARGv(Z)VAL=0.5FALL=1.MEASURETRANBZtrTRIGv(Z)VAL=0.5RISE=2TARGv(Z)VAL=4.5RISE=2.MEASURETRANBZtfTRIGv(Z)VAL=4.5FALL=2TARGv(Z)VAL=0.5FALL=2上述語句是測試相應輸入激勵的輸出波形的上升時間或下降時間。.MEASUREAcapacitancePARAM=′-capa/5′.MEASUREBcapacitancePARAM=′-capb/5′.MEASURETRANcapaINTEGI(V1)FROM=12.5nTO=20n.MEASURETRANcapbINTEGI(V2)FROM=37.5nTO=45n上述語句是測試輸入端的扇入電容。其中：INTEG是對變量積分的關鍵詞。.MEASURErmspowerRMSPOWER.MEASUREavgpowerAVGPOWER上述語句是測試電路的電路功耗。其中：RMS是均方根運算的關鍵詞。AVG是求平均值運算的關鍵詞。

3.Standalong環(huán)境仿真流程在集成環(huán)境下，對CMOS電路完成設計和調試后，接下來的工作是如何高效的測試電路的電學參數。這時，我們通常采用Standalong環(huán)境仿真。具體操作如下：

(1)提取電路網表。我們在Cadence集成主窗口中選取Translator→Netlist→“CDLOut”，見圖6-21所示。圖6-21提取網表和CDLOut命令

選中“CDLOut”命令后，彈出如圖6-22所示的CDLOut窗口。在CDLOut窗口中選中LibraryBrower后，再點擊LibraryBrower中相應Cell的Schematic。在CDLOut窗口的OutputFile欄中填入輸出文件名。在CDLOut窗口的RunDirectory欄中填入輸出文件路徑。圖6-22CDLOUT示意圖(2)編寫仿真激勵。

(3)在運行路徑>（鍵入）Hspice激勵文件路徑/激勵文件名>仿真記錄文件結果為*.mt*。4.Standalong環(huán)境仿真激勵編寫規(guī)范以ND2的激勵為例，激勵內容如下：**********************.optionpost=1ingold=0measdgt=4.tran1n90nsweepdata=mydata.paramcload=0.datamydatacload0p+0.01p+0.02p+0.04p+0.08p.enddata*modelincludefile.include′/user3/User/CELL/jxl/TT.Hspice′.temp=25.paramtrf=0.2nmyvdd=5.0v*netlistMM35ZAnet200NCHW=2.4uL=500nM=1MM36net20B00NCHW=2.4uL=500nM=1MM33ZAvdd!vdd!PCHW=2.4uL=500nM=1MM56ZBvdd!vdd!PCHW=2.4uL=500nM=1*.globalvdd!vss*vdd!vdd!0myvdd*vssn100C1Z0c=cloadm=1.0*endofnetlist*beginningofstimulusV1A0PWL0myvdd12.5nmyvdd′12.5n+trf′025n0′25.0n+trf′myvdd75.275nmyvddV2B0PWL0myvdd37.5nmyvdd′37.5n+trf′050n0′50.0n+trf′myvdd75.2nmyvddV3vdd!0DCmyvdd*endofstimulus.MEASURETRAN