一、單項(xiàng)選擇題（ 30分，每題 2分）1．以下對(duì)于適配描繪錯(cuò)誤的選項(xiàng)是 B．適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最后的下載文件B．適配所選定的目標(biāo)器件能夠不屬于原綜合器指定的目標(biāo)器件系列C．適配達(dá)成后能夠利用適配所產(chǎn)生的仿真文件作精準(zhǔn)的時(shí)序仿真D．往常，EDAL軟件中的綜合器可由專業(yè)的第三方EDA企業(yè)提供，而適配器則需由FPGA/CPLD供給商供給2．VHDL語言是一種構(gòu)造化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與構(gòu)造體兩部分，構(gòu)造體描繪D。A．器件外面特征B．器件的綜合拘束C．器件外面特征與內(nèi)部功能D．器件的內(nèi)部功能3．以下表記符中，B是不合法的表記符。A．State0B．9moonC．Not_Ack_0D．signall4．以下工具中屬于FPGA/CPLD集成化開發(fā)工具的是DA．ModelSimB．SynplifyProC．MATLABD．QuartusII5．進(jìn)度中的變量賦值語句，其變量更新是 A 。A．立刻達(dá)成 B．按次序達(dá)成C．在進(jìn)度的最后達(dá)成 D．都不對(duì)6．以下對(duì)于CASE語句描繪中錯(cuò)誤的選項(xiàng)是 AA．CASE語句履行中能夠不用選中所列條件名的一條B．除非全部條件句的選擇值能完好覆蓋 CASE語句中表達(dá)式的取值，不然最末一個(gè)條件句的選擇一定加上最后一句“ WHENOTHERS=><次序語句>”C．CASE語句中的選擇值只好出現(xiàn)一次D．WHEN條件句中的選擇值或表記符所代表的值一定在表達(dá)式的

精選文檔取值范圍7．以下哪個(gè)程序包是數(shù)字系統(tǒng)設(shè)計(jì)中最重要最常用的程序包 BA．STD_LOGIC_ARITHB．STD_LOGIC_1164C．STD_LOGIC_UNSIGNEDD．STD_LOGIC_SIGNED8．鑒于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→A →綜合→適配→時(shí)序仿真→編程下載→硬件測(cè)試。A．功能仿真 B．邏輯綜合 C．配置 D．引腳鎖定9．不完好的IF語句，其綜合結(jié)果可實(shí)現(xiàn) DA．三態(tài)控制電路 B．條件相或的邏輯電路C．雙向控制電路 D．時(shí)序邏輯電路10．以下語句中，屬于并行語句的是 AA．進(jìn)度語句 B．IF語句 C．CASE語句 D．FOR語句11．綜合是EDA設(shè)計(jì)流程的重點(diǎn)步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)變成另一種表示的過程；在下邊對(duì)綜合的描繪中， C是錯(cuò)誤的。A．綜合就是將電路的高級(jí)語言轉(zhuǎn)變成初級(jí)的， 可與FPGA/CPLD的基本構(gòu)造相映照的網(wǎng)表文件B．綜合可理解為，將軟件描繪與給定的硬件構(gòu)造用電路網(wǎng)表文件表示的映照過程，而且這類映照關(guān)系不是獨(dú)一的C．綜合是純軟件的變換過程，與器件硬件構(gòu)造沒關(guān)D．為實(shí)現(xiàn)系統(tǒng)的速度、 面積、性能的要求，需要對(duì)綜合加以拘束，稱為綜合拘束12．CPLD的可編程是主要鑒于什么構(gòu)造 D 。A．查找表（LUT） B．ROM可編程.C．PAL可編程 D．與或陣列可編程13．以下器件中屬于 Altera企業(yè)生產(chǎn)的是 BA．ispLSI系列器件 B．MAX系列器件C．XC9500系列器件 D．Virtex系列器件14.在VHDL語言中，以下對(duì)時(shí)鐘邊緣檢測(cè)描繪中，錯(cuò)誤的選項(xiàng)是 DA．ifclk'eventandclk='1'then B．ifclk'stableandnotclk='1'thenC．ifrising_edge(clk)then D．ifnotclk'stableandclk='1'then15．以下對(duì)于狀態(tài)機(jī)的描繪中正確的選項(xiàng)是 BA．Moore型狀態(tài)機(jī)其輸出是目前狀態(tài)和全部輸入的函數(shù)B．與Moore型狀態(tài)機(jī)對(duì)比，Mealy型的輸出變化要當(dāng)先一個(gè)時(shí)鐘周期C．Mealy型狀態(tài)機(jī)其輸出是目前狀態(tài)的函數(shù)．以上都不對(duì)

精選文檔二、EDA名詞解說，寫出以下縮寫的中文含義（ 10分，每題2分）1．FPGA：現(xiàn)場(chǎng)可編程門陣列2．HDL：硬件描繪語言3．LE： 邏輯單元4．FSM：有限狀態(tài)機(jī)5．SOPC：可編程片上系統(tǒng).三、程序填空題（ 20分，每空 2分）以下是一個(gè)模為60（0~59）的8421BCD碼加法計(jì)數(shù)器VHDL描繪，請(qǐng)?jiān)鲅a(bǔ)完好LIBRARYIEEE; ；ENTITYtaISPORT(CLK:INSTD_LOGIC;SHI :OUTINTEGERRANGE0TO9;GE: OUTINTEGERRANGE0TO9);END;ARCHITECTUREbhvOFtaISSIGNALSHI1,GE1:INTEGERRANGE0TO9;BEGINPROCESS( CLK )BEGINIF CLK’EVENTANDCLK=’1’thenIFGE1=9THENGE1<=0;IF SHI1=5 THENSHI1<=0;ELSE SHI1<=SHI+1 ;ENDIF;ELSEGE1<=GE1+1 ;

精選文檔ENDIF;ENDIF ;ENDPROCESS;GE<=GE1;SHI<=SHI1 ;ENDbhv;四、程序改錯(cuò)題（認(rèn)真閱讀以下程序后回答以下問題，12分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYgaISPORT(CLK:INSTD_LOGIC;5 Q :OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDgb;ARCHITECTUREbhvOFgaISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)11BEGIN12IFRISING_EDGE(CLK)begin13IFQ1<“1001”THEN14Q1<=Q1+1;15ELSE16Q1<=(OTHERS=>'0');17ENDIF;18ENDIF;ENDPROCESS;Q<=Q1;21 ENDbhv;.程序編譯時(shí)，提示的錯(cuò)誤為：Error:Line12:Filee:\mywork\test\ga.vhd:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinsteadError:Line14:Filee:\mywork\test\ga.vhd:Subprogramerror:can’tinterpretsubprogramcall請(qǐng)回答以下問題： 在程序中存在兩處錯(cuò)誤，試指出并修更正確（假如是缺少語句請(qǐng)指出應(yīng)當(dāng)插入的行號(hào)）答:1）12行begin改為then（2）第2行和第3行見加 USEIEEE.STD_LOGIC_UNSIGNED.ALL;五、程序設(shè)計(jì)題（ 28分）1．試用VHDL描繪一個(gè)外面特征如下圖的數(shù)據(jù)選擇器， S為控制端口。10分）

BeginIFS=’0’ThenQ<=A;ELSEQ<=B;ENDIF;ENDPROCESS ’ENDbhv;2.以下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用18分）0S01S1000010010 01S31S211111100

精選文檔VHDL語言描繪這一狀態(tài)機(jī)。10LibraryIEEE;UseIEEE.std_logic_1164.all;EntitysjxzISPort(A,B,S:instd_logic;Q:outstd_logic);ENDentitysjxz;ArchitecturebhvofsjxzISProcess(S)

LibraryIEEE;UseIEEE.std_logic_1164.all;UseIEEE.std_logic_unsigned.all;EntityFSM1ISPORT(clk,rst:instd_logic;In1:instd_logic;Out1:outstd_logic_vector(3downto0));ENDentityFSM1;.精選文檔ArchitecturebhvofFSM1IS ENDprocess;TYPEFSM_STIS(S0,S1,S2,S3); ENDbhv;SingnalC_ST:FSM_ST;BeginProcess(clk,rst)BeginIFrst=’1’thenC_ST<=S0;ELSIFclk’eventANDclk=’1’thenCASEC_STISWhenS0=>IFIn1=’1’thenC_ST<=S1;ELSEC_ST<=S0;ENDIF;Out1<=”0000”;WhenS1=>IFIn1=’0’th