2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-verilog歷年高頻考點(diǎn)試卷專家薈萃含答案（圖片大小可自由調(diào)整）第1卷一.參考題庫(共25題)1.RTL2.為什么在Verilog語言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？3.Reg型和wire型信號(hào)有什么本質(zhì)的區(qū)別？Reg型信號(hào)的初始值一般是什么？4.狀態(tài)機(jī)常用狀態(tài)編碼有（）。5.在case語句中至少要有一條（）語句6.編程實(shí)現(xiàn)一個(gè)并行加載串行輸出的程序，輸入是一個(gè)8位的二進(jìn)制數(shù)。7.在verilog中，下列語句哪個(gè)不是分支語句？（）A、if-elseB、caseC、casezD、repeat8.完整的條件語句將產(chǎn)生（）電路，不完整的條件語句將產(chǎn)生（）電路。9.下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（） A、AB、BC、CD、D10.IEEE11.Verilog連線類型的驅(qū)動(dòng)強(qiáng)度說明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）A、supplyB、strongC、pullD、weak12.阻塞性賦值符號(hào)為（），非阻塞性賦值符號(hào)為（）。13.VerilogHDL語言進(jìn)行電路設(shè)計(jì)方法有哪幾種？14.在verilog語言中，a=4b’1011，那么&a=（）A、4b’1011B、4b’1111C、1b’1D、1b’015.編程實(shí)現(xiàn)帶異步清0、異步置1的D觸發(fā)器。16.簡述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。17.可編程邏輯器件的優(yōu)化過程主要是對(duì)（）和資源的處理過程。18.你所知道的可編程邏輯器件有（至少兩種）：（）。19.在進(jìn)程中只有當(dāng)敏感信號(hào)是沿觸發(fā)（即上升沿或下降沿）時(shí)，此時(shí)綜合為時(shí)序電路；而在進(jìn)程中只有當(dāng)敏感信號(hào)是電平沿觸發(fā)時(shí)，此時(shí)綜合為組合電路。20.inout端口可以定義成下列哪種數(shù)據(jù)類型（）。A、reg類型B、net類型C、reg或net類型D、整數(shù)類型21.下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。A、9moonB、State0C、Not_Ack_0D、signall22.根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）A、模塊級(jí)B、門級(jí)C、開關(guān)級(jí)D、寄存器級(jí)23.有限狀態(tài)機(jī)分為（）和Mealy兩種類型。24.已知“a=1b’1；b=3b’001；”那么{a，b}＝（）A、4b’0011B、3b’001C、4b’1001D、3b’10125.在Verilog語言中什么情況下必需使用復(fù)合語句？表達(dá)一個(gè)復(fù)合語句的的語法是怎樣的？第2卷一.參考題庫(共25題)1.下面是通過case語句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語句補(bǔ)上，使程序形成完整功能。 2.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。3.隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于（）設(shè)計(jì)當(dāng)中。4.根據(jù)下面的程序，畫出產(chǎn)生的信號(hào)波形。 5.系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為（），預(yù)編譯指令首字符標(biāo)志為（）。6.試設(shè)計(jì)一個(gè)3/8譯碼器，規(guī)定模塊定義為moduleDecoder(Out,In,En),其中Out為譯碼器輸出，In為譯碼器輸入，En為譯碼使能輸入。要求：寫出3/8譯碼器VerilogHDL設(shè)計(jì)程序并注釋.7.元件實(shí)例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）A、1B、2C、3D、48.下列描述代碼可綜合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever9.下列語句中，不屬于并行語句的是：（）A、過程語句B、assign語句C、元件例化語句D、case語句10.已知x=4’b1001,y=4’0110,則x的4位補(bǔ)碼為4’b1111，而y的4位的補(bǔ)碼為（）11.根據(jù)下面的程序，畫出產(chǎn)生的信號(hào)波形。 12.編寫一個(gè)帶異步清零、異步置位的D觸發(fā)器。13.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成（）的設(shè)計(jì)與實(shí)現(xiàn)。14.P，Q，R都是4bit的輸入矢量，下面哪一種表達(dá)形式是正確的（）A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,[3:0]Q,[0:3]R;E、input[3:0]P,Q,R;15.簡要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別。16.用assign描述的語句我們一般稱之為（）邏輯，并且它們是屬于并行語句，即于語句的書寫次序無關(guān)。而用always描述的語句我們一般稱之為組合邏輯或（）邏輯，并且它們是屬于串行語句，即于語句的書寫有關(guān)。17.ISP18.請(qǐng)根據(jù)以下兩條語句的執(zhí)行，最后變量A中的值是（）。 reg[7：0]A； A=2’hFF；A、8’b0000_0011B、8’h03C、8’b1111_1111D、8’b1111111119.Verilog的基本設(shè)計(jì)單元是模塊。它是由兩部分組成，一部分描述（）；另一部分描述邏輯功能，即定義輸入是如何影響輸出的。20.SOPC21.進(jìn)程語句的啟動(dòng)條件是怎樣？22.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD://置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。23.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。 ①流水線設(shè)計(jì) ②資源共享 ③邏輯優(yōu)化 ④串行化 ⑤寄存器配平 ⑥關(guān)鍵路徑法A、①③⑤B、②③④C、②⑤⑥D(zhuǎn)、①④⑥24.試用verilog語言，利用內(nèi)置基本門級(jí)元件，采用結(jié)構(gòu)描述方式生成如圖所示的電路。 25.LPM第3卷一.參考題庫(共25題)1.編程實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相減的程序。2.Verilog語言規(guī)定了邏輯電路中信號(hào)的4種狀態(tài)，分別是0，1，X和Z。其中0表示低電平狀態(tài)，1表示高電平狀態(tài)，X表示不定態(tài)（或未知狀態(tài)），Z表示（）。3.試用verilog語言產(chǎn)生如下圖所示的測(cè)試信號(hào) 4.在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。A、8B、16C、32D、645.ASIC6.FPGA7.Verilog語言與C語言的區(qū)別，不正確的描述是（）A、Verilog語言可實(shí)現(xiàn)并行計(jì)算，C語言只是串行計(jì)算；B、Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；C、Verilog語言源于C語言，包括它的邏輯和延遲；D、Verilog語言可以編寫測(cè)試向量進(jìn)行仿真和測(cè)試。8.試使用VerilogHDL設(shè)計(jì)一個(gè)10進(jìn)制計(jì)數(shù)器，規(guī)定模塊定義為modulecount10(out,clr,clk),其中clk為時(shí)鐘輸入，clr為同步清零輸入，低電平有效，out為計(jì)數(shù)器輸出。 （1）寫出10進(jìn)制計(jì)數(shù)器VerilogHDL設(shè)計(jì)程序并注釋； （2）寫出10進(jìn)制計(jì)數(shù)器VerilogHDL測(cè)試文件并注釋；9.簡述VerilogHDL編程語言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？10.在高速系統(tǒng)設(shè)計(jì)中，下列哪種優(yōu)化方案的目的不是為了提高系統(tǒng)的工作頻率（）A、流水線B、樹型結(jié)構(gòu)C、遲置信號(hào)后移D、資源共享11.VerilogHDL中任務(wù)可以調(diào)用其他任務(wù)和（）。12.EDA縮寫的含義為（）13.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。A、FPGA全稱為復(fù)雜可編程邏輯器件；B、FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C、基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D、在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。14.關(guān)于函數(shù)的描述下列說法不正確的是（）A、函數(shù)定義中不能包含任何時(shí)序控制語句；B、函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；C、函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類型；D、函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。15.程序注解，并說明整個(gè)程序完成的功能。 16.EDA17.塊語句有兩種，一種是begin-end語句，通常用來標(biāo)志（）執(zhí)行的語句；一種是fork-join語句，通常用來標(biāo)志（）執(zhí)行的語句。18.狀態(tài)機(jī)的編碼風(fēng)格包括一段式、兩段式和三段式，下列描述正確的是（）A、一段式寄存器輸出，易產(chǎn)生毛刺，不利于時(shí)序約束；B、二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；C、三段式寄存器輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；D、所有描述風(fēng)格都是寄存器輸出，易產(chǎn)生毛刺，有利于時(shí)序約束。19.簡述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟？20.試用verilog語言描述：圖示為一個(gè)4位移位寄存器，是由四個(gè)D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個(gè)移位寄存器的串行輸入；clk為移位時(shí)脈沖輸入；clr為清零控制信號(hào)輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。 21.完整的條件語句將產(chǎn)生（）電路，不完整的條件語句將產(chǎn)生時(shí)序電路。22.目前國際上較大的PLD器件制造公司有（）和（）公司。23.Verilog語言規(guī)定的兩種主要的數(shù)據(jù)類型分別是wire(或net)和reg。程序模塊中輸入，輸出信號(hào)的缺省類型為（）。24.怎樣理解在進(jìn)程語句中，阻塞語句沒有延遲這句話？25.關(guān)于過程塊以及過程賦值描述中，下列正確的是（）A、在過程賦值語句中表達(dá)式左邊的信號(hào)一定是寄存器類型B、過程塊中的語句一定是可綜合的C、在過程塊中，使用過程賦值語句給wire賦值不會(huì)產(chǎn)生錯(cuò)誤D、過程塊中時(shí)序控制的種類有簡單延遲、邊沿敏感和電平敏感第1卷參考答案一.參考題庫1.參考答案:寄存器傳輸級(jí)2.參考答案:這是因?yàn)椋赩erilog語言中，它是為電路設(shè)計(jì)而設(shè)計(jì)的一門語言，它如高級(jí)語言不同，若循環(huán)的次數(shù)不確定，則會(huì)帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對(duì)于一個(gè)具體的芯片，其延遲是一個(gè)定值。3.參考答案:Reg型信號(hào)用于進(jìn)程語句中，并且其語句是順序語句；而wire型信號(hào)則用于模塊中，并且其語句是并發(fā)語句；Reg型信號(hào)的初始值一般為左邊值，即0。4.參考答案:二進(jìn)制、格雷碼、獨(dú)熱碼5.參考答案:default6.參考答案: 7.參考答案:D8.參考答案:組合；時(shí)序9.參考答案:C10.參考答案:電子電氣工程師協(xié)會(huì)11.參考答案:B12.參考答案:=；<=13.參考答案: 1、自上而下的設(shè)計(jì)方法（Top-Down） 2、自下而上的設(shè)計(jì)方法（Bottom-Up） 3、綜合設(shè)計(jì)的方法14.參考答案:D15.參考答案: 16.參考答案: CPLD與FPGA都是通用可編程邏輯器件，均可在EDA仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路設(shè)計(jì)，它們不同體現(xiàn)在以下幾方面： ⑴、FPGA集成度和復(fù)雜度高于CPLD，所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡單和低成本的邏輯電路設(shè)計(jì)。 ⑵、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而CPLD內(nèi)主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。 ⑶、FPGA工藝多為SRAM、flash等工藝，掉電后內(nèi)信息消失，所以該類型需外配存儲(chǔ)器，而CPLD工藝多為EEPROM等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。 ⑷、FPGA相對(duì)CPLD成本高，但都可以在內(nèi)都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。17.參考答案:速度18.參考答案:FPGA,CPLD,GAL,PAL19.參考答案:這是因?yàn)椋赩erilog語言中，它是為電路設(shè)計(jì)而設(shè)計(jì)的一門語言，它如高級(jí)語言不同，若循環(huán)的次數(shù)不確定，則會(huì)帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對(duì)于一個(gè)具體的芯片，其延遲是一個(gè)定值。20.參考答案:B21.參考答案:A22.參考答案:A,B,C23.參考答案:Moore24.參考答案:C25.參考答案:在進(jìn)程語句中，其條件和循環(huán)語句中，只能執(zhí)行一條語句，當(dāng)多于一條語句時(shí)，則要采用復(fù)合語句，復(fù)合語句以begin開頭，以end作為結(jié)束。第2卷參考答案一.參考題庫1.參考答案: case（{s1，s0}） 2’b00：out=i0； 2’b01：out=i1； 2’b10：out=i2； 2’b11:out=i3;2.參考答案: 3.參考答案:VerilogHDL4.參考答案: 5.參考答案:$；#6.參考答案: 7.參考答案:B8.參考答案:C9.參考答案:D10.參考答案:4’b011011.參考答案: 12.參考答案: 13.參考答案:ASIC14.參考答案:E15.參考答案: 非阻塞（non-blocking）賦值方式（b<=a）： b的值被賦成新值a的操作，并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。 阻塞（blocking）賦值方式（b=a）：b的值立刻被賦成新值a； 完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。16.參考答案:組合；時(shí)序17.參考答案:在系統(tǒng)編程18.參考答案:A19.參考答案:接口20.參考答案:可編程片上系統(tǒng)21.參考答案:進(jìn)程語句的啟動(dòng)條件是敏感信號(hào)發(fā)生變化，則進(jìn)程語句啟動(dòng)，并且從上到下執(zhí)行一次，然后就處于等待狀態(tài)，當(dāng)敏感信號(hào)再發(fā)生變化，再從復(fù)上述過程。22.參考答案: 23.參考答案:B24.參考答案: 25.參考答案:參數(shù)可定制宏模塊庫第3卷參考答案一.參考題庫1.參考答案: 2.參考答案:高阻態(tài)3.參考答案: 4.參考答案:C5.參考答案:專用集成電路6.參考答案:現(xiàn)場(chǎng)可編程門陣列7.參考答案:C8.參考答案: 9.參考答案: 函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同： ⑴、函數(shù)中不能包含時(shí)序控制語句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。 ⑵、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。 ⑶、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個(gè)或任何多個(gè)端口，且可以定義input、out