常用組合邏輯電路及MSI組合電路模塊的應用3.1編碼器和譯碼器3.2加法器和比較器3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器習題

本章介紹常用組合邏輯電路及MSI組合電路模塊的功能及應用，包括編碼器、譯碼器、加法器、比較器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。

3.1編碼器和譯碼器

3.1.1編碼器用由0和1組成的二值代碼表示不同的事物稱為編碼，實現(xiàn)編碼功能的電路稱為編碼器。常見的編碼器有普通編碼器、優(yōu)先編碼器、二進制編碼器、二—十進制編碼器等。在普通編碼器中，輸入信號是相互排斥的，任一時刻都有而且只有一個輸入信號出現(xiàn)。

在優(yōu)先編碼器中，允許兩個或兩個以上的信號同時出現(xiàn)，所有輸入信號按優(yōu)先順序排隊，當有多于一個信號同時出現(xiàn)時，只對其中優(yōu)先級最高的一個信號進行編碼。用n位0、1代碼對2n個信號進行編碼的電路稱為二進制編碼器。用二進制代碼對0~9十個十進制符號進行編碼的電路稱為二—十進制編碼器。

1.二進制普通編碼器

用n位二進制代碼對2n個相互排斥的信號進行

編碼的電路，稱為二進制普通編碼器。

三位二進制普通編碼器的功能是對八個相互排斥的輸入信號進行編碼，它有八個輸入、三個輸出，因此也稱為8線-3線二進制普通編碼器。圖3-1是8線-3線二進制普通編碼器的框圖，表3-1是它的真值表。表中只列出了輸入I0~I7

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束。約束可以表示為

Ii

Ij=0(i≠j，

i，

j=0，

1，…，

7)圖3-1三位二進制普通編碼器的框圖

由表3-1所示的真值表可以寫出如下邏輯表達式:

圖3-2是用與非門實現(xiàn)的三位二進制普通編碼器的邏輯圖。圖3-2三位二進制普通編碼器的邏輯圖

2.二進制優(yōu)先編碼器

用n位二進制代碼對2n個允許同時出現(xiàn)的信號進行編碼，這些信號具有不同的優(yōu)先級，多于一個信號同時出現(xiàn)時，只對其中優(yōu)先級最高的信號進行編碼，這樣的編碼器稱為二進制優(yōu)先編碼器。8線-3線二進制優(yōu)先編碼器的框圖如圖3-3所示，表3-2是它的真值表。在真值表中，給I0~I7

假定了不同的優(yōu)先級，

I7的優(yōu)先級最高，

I6次之，I0的優(yōu)先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-3三位二進制優(yōu)先編碼器的框圖

由表3-2真值表可以寫出如下邏輯表達式:

圖3-4是用與非門實現(xiàn)的三位二進制優(yōu)先編碼器的邏輯圖。圖3-4三位二進制優(yōu)先編碼器的邏輯圖

3.8421BCD普通編碼器

用四位8421二進制代碼對0~9十個相互排斥的十進制數(shù)進行編碼的電路稱為8421BCD普通編碼器。它有十個輸入、四個輸出。圖3-5是8421BCD普通編碼器的框圖，

表3-3是它的真值表。表3-3中只列出了輸入I0

~I9

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束，約束可以表示為

Ii

Ij=0(i≠j，

i，

j=0，

1，…，

9)

由表3-3真值表可以寫出如下邏輯表達式:圖3-58421BCD普通編碼器的框圖

利用約束條件IiIj=0(i≠j，

i，

j=0，

1，…，

9)和公式A+

AB=A+B對上面的表達

式進行化簡，可以得到:

圖3-6是用與非門實現(xiàn)的8421BCD普通編碼器的邏輯圖。圖3-68421BCD普通編碼器的邏輯圖

4.8421BCD優(yōu)先編碼器

用四位8421二進制代碼對0~9這十個允許同時出現(xiàn)的十進制數(shù)按一定優(yōu)先順序進行編碼，當有一個以上信號同時出現(xiàn)時，只對其中優(yōu)先級別最高的一個進行編碼，這樣的電路稱為8421BCD優(yōu)先編碼器。8421BCD優(yōu)先編碼器的框圖如圖3－7所示，表3－4是它的真值表。在真值表中，給I0

~I9

假定了不同的優(yōu)先級，

I

9的優(yōu)先級最高，I8次之，

I0的優(yōu)先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。圖3－78421BCD優(yōu)先編碼器的框圖

由表3－4的真值表可以寫出如下邏輯表達式:

圖3－8是用與非門實現(xiàn)的8421BCD優(yōu)先編碼器的邏輯圖。圖3－88421BCD優(yōu)先編碼器的邏輯圖

圖3－974148優(yōu)先編碼器的引腳圖和邏輯符號(a)引腳圖;(b)邏輯符號圖3－10用兩片74148擴展構成的16線-4線優(yōu)先編碼器

3.1.2譯碼器

譯碼是編碼的逆過程，是將二進制代碼所表示的相應信號或對象“翻譯”出來。具有譯碼功能的電路稱為譯碼器。常見的譯碼器有二進制譯碼器、二—十進制譯碼器和顯示譯碼器等。

1.二進制譯碼器

具有n個輸入，2n個輸出，能將輸入的所有二進制代碼全部翻譯出來的譯碼器稱為二進制譯碼器。

圖3－11是三位二進制譯碼器的框圖。它有三個輸入、八個輸出，因此也稱為3線-8線譯碼器。二進制譯碼器假定輸入的任何組合都可能出現(xiàn)，且每一個輸出對應一個輸入組合。表3－6所示為一個三位二進制譯碼器的真值表。圖3－11三位二進制譯碼器的框圖

由表3－6真值表可以寫出如下邏輯表達式:

圖3－12是三位二進制譯碼器的邏輯圖。圖3－12三位二進制譯碼器的邏輯圖

2.二—十進制譯碼器

將十個表示十進制數(shù)0~9的二進制代碼翻譯成相應的輸出信號的電路稱為二—十進制譯碼器。

圖3－13是二—十進制譯碼器的框圖，它有四個輸入、十個輸出，因此也稱為4線-10線譯碼器。假定1010~1111共六個輸入組合不會出現(xiàn)，每一個輸出對應一個可能出現(xiàn)的輸入組合，則二—十進制譯碼器的真值表如表3－7所示。圖3－13二—十進制譯碼器的框圖

利用約束項，通過化簡，得到如下表達式:

圖3－14為二—十進制譯碼器的邏輯圖。圖3－14二—十進制譯碼器的邏輯圖

3.顯示譯碼器

在數(shù)字系統(tǒng)中，經常需要將數(shù)字、文字、符號的二進制代碼翻譯成人們習慣的形式，直觀地顯示出來，以便掌握和監(jiān)控系統(tǒng)的運行情況。把二進制代碼翻譯出來以供顯示器件

顯示的電路稱為顯示譯碼器。設計顯示譯碼器時，首先要了解顯示器件的特性。常用的顯示器件有半導體顯示器件和液晶顯示器件，它們都可以用TTL和CMOS電路直接驅動。

顯示譯碼器有很多種類，

BCD七段顯示譯碼器是其中一種常用的顯示譯碼器。

BCD七段顯示譯碼器如圖3－15所示。該顯示譯碼器有四個輸入，七個輸出。輸入為0~9這十個數(shù)字的BCD碼;輸出用來驅動七段發(fā)光二極管(LED)，使它發(fā)光從而顯示出相應的數(shù)字。假定驅動信號為0時，發(fā)光二極管發(fā)光，也就是說，如要a段發(fā)光，需要Ya為0。圖3－15BCD七段顯示譯碼器

根據(jù)顯示器件的驅動特性，可以列出如表3－8所示的真值表，表中假定1010~1111共六個輸入組合不會出現(xiàn)。

利用約束項，通過化簡，得到如下表達式:

圖3－16為BCD七段顯示譯碼器的邏輯圖。圖3－16BCD七段顯示譯碼器的邏輯圖

圖3－1774138譯碼器的引腳圖和邏輯符號(a)引腳圖;(b)邏輯符號

5.用MSI譯碼器實現(xiàn)組合邏輯函數(shù)

我們知道，任一組合邏輯函數(shù)均可以寫成最小項之和的形式(標準與或表達式)，也可以寫成最大項之積的形式(標準或與表達式)，而二進制譯碼器的輸出提供了其輸入變量所

有不同的最小項(或最小項的反———最大項)，因此，可以利用譯碼器來實現(xiàn)組合邏輯函數(shù)。

用普通二進制譯碼器實現(xiàn)組合邏輯函數(shù)的一般步驟如下:

(1)根據(jù)譯碼器輸出的特點(最小項或最大項)，將要實現(xiàn)的邏輯函數(shù)轉換成相應的形式。

(2)將相應的輸出端信號進行相或或相與。

實現(xiàn)電路如圖3－18所示。圖3－18例3.1的邏輯電路(a)方案一;(b)方案二

3.2加法器和比較器

3.2.1加法器實現(xiàn)兩個二進制數(shù)相加功能的電路稱為加法器。加法器有一位加法器和多位加法器之分。

1.一位加法器實現(xiàn)兩個一位二進制數(shù)相加的電路稱為一位加法器。一位加法器又分為半加器和全加器。

1)半加器

只考慮本位兩個一位二進制數(shù)A和B相加，而不考慮低位進位的加法，稱為半加，實現(xiàn)半加功能的電路稱為半加器。

半加器的真值表如表3－10所示。表中的A和B分別表示兩個相加的一位二進制數(shù)，

S是本位和，Cout是本位向高位的進位。

由真值表可以直接寫出如下函數(shù)表達式:

半加器的邏輯圖和邏輯符號如圖3－19所示。圖3－19半加器的邏輯圖和邏輯符號(a)邏輯圖;(b)邏輯符號

2)全加器

將本位兩個一位二進制數(shù)和來自低位的進位相加，叫做全加，具有全加功能的電路稱為全加器。

全加器的真值表如表3－11所示。表中的A和B分別表示兩個相加的一位二進制數(shù)，Cin

是來自低一位向本位的進位;S是本位和;Cout是本位向高一位的進位。圖3－20為S和C

out的卡諾圖。圖3－20S和Cout的卡諾圖(a)S的卡諾圖;(b)Cout

的卡諾圖

由卡諾圖可以寫出如下函數(shù)表達式:

全加器的邏輯圖和邏輯符號如圖3－21所示。圖3－21全加器的邏輯圖和邏輯符號(a)邏輯圖;(b)邏輯符號

2.多位加法器

實現(xiàn)兩個多位二進制數(shù)相加的電路稱為多位加法器。根據(jù)電路結構的不同，常見的多位加法器分為串行進位加法器和超前進位加法器。

1)串行進位加法器(行波進位加法器)

n位串行進位加法器由n個一位加法器串聯(lián)構成。圖3－22所示是一個四位串行進位加法器。在串行進位加法器中，采用串行運算方式，由低位至高位，每一位的相加都必須等待下一位的進位。這種電路結構簡單，但運算速度慢:一個n位串行進位加法器至少需要經過n個全加器的傳輸延遲時間后才能得到可靠的運算結果。圖3－22四位串行進位加法器

2)超前進位加法器

為了提高運算速度，將各進位提前并同時送到各個全加器的進位輸入端的加法器稱為超前進位加法器。其特點是運算速度快，但電路結構較復雜。

兩個n位二進制數(shù)An-1An-2…Ai…A1A0

和Bn-1Bn-2…Bi…B1B0進行相加的算式如下:

利用半加器和全加器的結果，可以寫出各進位的邏輯表達式:

令Gi

=Ai

Bi

，Pi=Ai

+Bi，利用遞歸關系可以得到:

超前進位加法器就是利用上面表達式同時計算出各位的進位，并同時加到各個全加器的進位輸入端，從而大大提高加法器的運算速度。圖3－23是一個四位超前進位加法器的

結構圖。圖3－23四位超前進位加法器的結構圖

3.MSI74283加法器及應用

MSI74283是四位二進制超前進位加法器，其引腳圖和邏輯符號如圖3－24所示。圖3－2474283加法器的引腳圖和邏輯符號(a)引腳圖;(b)邏輯符號

將74283進行簡單級聯(lián)，可以構造出多位加法器，圖3－25所示為用兩個74283構造的一個八位二進制加法器。

加法器的邏輯功能是實現(xiàn)兩個數(shù)相加，根據(jù)這一特點，在某些情況下利用加法器可以使電路實現(xiàn)更加簡單。圖3－25用兩個74283構造的一個八位二進制加法器

【例3.2】

將8421BCD碼轉換為余3碼。

解

8421BCD碼和余3碼的對應關系如表3－12所示。從表中可以看出，將四位的8421BCD碼加上0011就是對應的余3碼。因此，使用74283加法器可以很方便地將8421BCD碼轉換為余3碼，如圖3－26所示。圖3－26用74283加法器將8421BCD碼轉換為余3碼

3.2.2比較器

用來比較兩個二進制數(shù)大小的邏輯電路，稱為比較器。

1.一位比較器

一位比較器用來比較兩個一位二進制數(shù)Ai和Bi

的大小。比較結果有三種:Ai>Bi

、Ai

=Bi

、Ai<Bi

，現(xiàn)分別用Li

、Gi

、Mi表示，其真值表如表3－13所示。

由真值表可以得到下列邏輯表達式:

根據(jù)上面的表達式可畫出如圖3－27所示的邏輯圖。圖3－27一位比較器的邏輯圖

2.多位比較器

多位比較器用來比較兩個多位二進制數(shù)A=An-1…Ai…A0

和B=Bn-1…Bi

…B0

的大小，比較時從高位往低位逐位進行，當高位相等時才比較低位。

例如，

要比較兩個四位二進制數(shù)A=

A3A2A1A0

和B=B3B2B1B0

，則先比較最高位A3

和B3

。如果A3>B3

，則A>B;若A3

<B3

，則A<B;當A3=B3

時，必須比較A2

和B2

。依此類推，直至得出結果為止。假定各位比較的結果分別用L3

、G3

、M3

，

L2

、G2

、M2

，

L1

、G1

、M1

，

L0

、G0

、M0

表示，總的比較結果用L、G、M表示，則可得如表3－14所示的真值表。表中的“×”表示可0可1，對比較結果無影響。每位比較的結果是相互排斥的，即只能有一個是1，不可能兩個或三個同時為1

由真值表可以得到如下邏輯表達式:

圖3－28所示是四位比較器的邏輯圖。圖3－28四位比較器的邏輯圖

從四位比較器的結果可以推廣出n

位比較器的邏輯表達式如下:

3.MSI7485比較器及應用

MSI7485是四位比較器，其引腳圖和邏輯符號如圖3－29所示，真值表如表3－15所示。a>b、a=b、a<b是為了在用7485擴展構造四位以上的比較器時，輸入低位的比較

結果而設的三個級聯(lián)輸入端。由真值表可以看出，只要兩數(shù)高位不等，就可以確定兩數(shù)的大小，以下各位(包括級聯(lián)輸入)可以為任意值;高位相等時，需要比較低位。本級兩個四

位數(shù)相等時，需要比較低級位，此時要將低級的比較輸出端接到高級的級聯(lián)輸入端上。最低一級比較器的a>b、a=b、a<b級聯(lián)輸入端必須分別接0、1、0。圖3－30所示是用兩片7485構成八位比較器的連接圖。圖3－297485比較器的引腳圖和邏輯符號(a)引腳圖;(b)邏輯符號圖3－30由兩片7485構成的八位二進制比較器

3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.3.1數(shù)據(jù)選擇器

1.數(shù)據(jù)選擇器能從多個數(shù)據(jù)輸入中選擇出其中一個進行傳輸?shù)碾娐贩Q為數(shù)據(jù)選擇器，也稱為多路選擇器或多路開關。

一個數(shù)據(jù)選擇器具有n個數(shù)據(jù)選擇端，2n個數(shù)據(jù)輸入端，一個數(shù)據(jù)輸出端。圖3－31為四選一數(shù)據(jù)選擇器框圖，其真值表如表3－16所示。

圖3－31四選一數(shù)據(jù)選擇器的框圖

由真值表可以得到輸出的邏輯表達式為

根據(jù)表達式可以畫出用與非門實現(xiàn)的邏輯圖，如圖3－32所示。圖3－32四選一數(shù)據(jù)選擇器的邏輯圖

2.MSI八選一數(shù)據(jù)選擇器74151

MSI74151是一個具有互補輸出的八選一數(shù)據(jù)選擇器，它有三個數(shù)據(jù)選擇端，八個數(shù)據(jù)輸入端，兩個互補數(shù)據(jù)輸出端，一個低電平有效的選通使能端。74151的引腳圖和邏輯

符號如圖3－33所示。圖3－3374151的引腳圖和邏輯符號(a)引腳圖;(b)邏輯符號

3.用MSI數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)

我們知道，邏輯函數(shù)可以寫成變量最小項相或的形式，而從數(shù)據(jù)選擇器的邏輯表達式可以看出，它包含了數(shù)據(jù)選擇信號的所有不同的最小項，這一特點使我們可以利用數(shù)據(jù)選擇器去實現(xiàn)邏輯函數(shù)。用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的方法有兩種:比較法和圖表法(真值表或卡諾圖)。

比較法的一般步驟如下:

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)寫出數(shù)據(jù)選擇器輸出的邏輯表達式。

(3)將要實現(xiàn)的邏輯函數(shù)轉換為標準與或表達式。

(4)對照數(shù)據(jù)選擇器輸出表達式和待實現(xiàn)函數(shù)的表達式，確定數(shù)據(jù)輸入端的值。

(5)連接電路。

圖表法的一般步驟如下:

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)畫出邏輯函數(shù)和數(shù)據(jù)選擇器的真值表。

(3)確定各個數(shù)據(jù)輸入端的值。

(4)連接電路。

下面分三種情況進行討論。

1)函數(shù)變量的數(shù)目m等于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n在這種情況下，把變量一對一接到數(shù)據(jù)選擇端，各個數(shù)據(jù)輸入端依據(jù)具體函數(shù)接“0”或“1”，不需要反變量輸入，也不需要任何其他器件，就可以用數(shù)據(jù)選擇器實現(xiàn)任何一個組合邏輯函數(shù)。

【例3.3】用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù):

解

首先選擇接到數(shù)據(jù)選擇端的函數(shù)變量。MSI74151八選一數(shù)據(jù)選擇器有A2

、A1

、A0

三個數(shù)據(jù)選擇端，函數(shù)F有A、B、C三個變量，它們可以一對一連接。連接方法有多種，現(xiàn)讓A2

接變量A，

A1

接變量B，

A0

接變量C。

比較Y和F的表達式可以看出，當D0

=0，

D1=D2=D3=D4=D5=D6=1，

D7=0時，Y=F。邏輯圖如圖3－34所示。圖3－34用MSI74151實現(xiàn)函數(shù)邏輯圖

2)函數(shù)變量的數(shù)目m多于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n在這種情況下，不可能將函數(shù)的全部變量都接到數(shù)據(jù)選擇器的數(shù)據(jù)選擇端，有的變量要接到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。要實現(xiàn)邏輯函數(shù)，可能還必須要有反變量輸入或其他門電路。

【例3.4】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù):

解

MSI74151八選一數(shù)據(jù)選擇器有A2

、A1、A0

三個數(shù)據(jù)選擇端，而函數(shù)F有A、B、C、D四個變量，只能將其中的三個接到數(shù)據(jù)選擇器的數(shù)據(jù)選擇端上。下面設計兩種不同的方案。

方案一:讓A2

接變量A，

A1接變量B，

A0

接變量C，依此畫出如表3－18所示的真值表。

圖3－35用MSI74151實現(xiàn)函數(shù)的邏輯圖(a)方案一;(b)方案二

3)函數(shù)變量的數(shù)目m少于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n當函數(shù)變量的數(shù)目m少于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n時，可以將變量接到數(shù)據(jù)選擇器中的m個數(shù)據(jù)選擇端，再依據(jù)具體函數(shù)來確定數(shù)據(jù)輸入端和剩余數(shù)據(jù)選擇端的值。在這種情況下，無需反變量輸入，亦無需其他器件，即可以實現(xiàn)任何一個組合邏輯函數(shù)，而且有多種實現(xiàn)方案。

【例3.5】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù):

解

函數(shù)F只有A、B兩個變量，將它們接到MSI74151數(shù)據(jù)選擇器其中的兩個數(shù)據(jù)選擇端，接法有多種?，F(xiàn)讓A1接變量A，

A0

接變量B，則數(shù)據(jù)選擇器輸出的邏輯表達式為

時，即得。因此得到:若A2=0，則D0=0，

D1=1，

D2=1，

D3=0，其他數(shù)據(jù)輸入端可以不接，對輸出無影響;若A2

=1，則D4=0，

D5=1，

D6=1，

D7=0。

邏輯圖如圖3－36所示。圖3－36用MSI74151實現(xiàn)函數(shù)的邏輯圖

3.3.2數(shù)據(jù)分配器

數(shù)據(jù)分配器的邏輯功能是將一個輸入信號根據(jù)選擇信號的不同取值，傳送至多個輸出數(shù)據(jù)通道中的某一個。數(shù)據(jù)分配器又稱為多路分配器。一個數(shù)據(jù)分配器有一個數(shù)據(jù)輸入

端，

n個選擇輸入端，2n個數(shù)據(jù)輸出端。

圖3－37是一個一路-四路數(shù)據(jù)分配器的框圖，真值表如表3－20所示。

由真值表可以得到輸出的邏輯表達式為圖3－37一路-四路數(shù)據(jù)分配器框圖

根據(jù)表達式可以畫出用與非門實現(xiàn)的邏輯圖，如圖3－38所示。

由數(shù)據(jù)分配器的邏輯表達式中可以看出以下特點:選擇輸入端的各個不同最小項作為因子會出現(xiàn)在各個輸出的表達式中。這與