4.5.1同步時序邏輯電路設(shè)計的普通步驟4.5.2同步時序邏輯電路設(shè)計舉例終了放映4.5同步時序邏輯電路的設(shè)計復(fù)習同步計數(shù)器的分析方法、步驟？4.5.1同步時序邏輯電路設(shè)計的普通步驟時序邏輯電路設(shè)計是分析的逆過程,它是根據(jù)一定的設(shè)計要求，選擇適當?shù)倪壿嬈骷O(shè)計出符合要求的邏輯電路的過程。本節(jié)僅引見用門電路及觸發(fā)器設(shè)計同步時序邏輯電路的方法，這種設(shè)計方法的根本指點思想是用盡能夠少的時鐘觸發(fā)器和盡能夠少的連線來實現(xiàn)設(shè)計要求。設(shè)計同步時序邏輯電路的普通步驟如圖4.4.1所示。4.5.2同步時序邏輯電路設(shè)計舉例計數(shù)器是典型的時序邏輯電路，它的設(shè)計具有普遍性，我們以同步計數(shù)器為例來講述同步時序邏輯電路的設(shè)計過程。同步計數(shù)器設(shè)計的普通步驟為：1.分析設(shè)計要求，確定觸發(fā)器數(shù)目和類型；2.選擇形狀編碼；3.求形狀方程，驅(qū)動方程；4.根據(jù)驅(qū)動方程畫邏輯圖；5.檢查能否自啟動。[例4.4.1]設(shè)計一個8421碼十進制計數(shù)器?！?〕確定觸發(fā)器數(shù)目及類型十進制數(shù)計數(shù)器需求選用十個形狀作為一個計數(shù)循環(huán)，計數(shù)長度M=10，因此要求2n≥10，那么n=4，至少要4個觸發(fā)器組成計數(shù)器。為了使設(shè)計出的電路最簡單，選擇4個觸發(fā)器組成計數(shù)器，并選用JK觸發(fā)器?！?〕選擇形狀編碼四個觸發(fā)器共有十六種形狀組合，我們可以從中選出十種作為十進制計數(shù)循環(huán)，分別用S0~S9表示。選擇的方案有多種，根據(jù)題意應(yīng)選擇8421編碼，即〔取陳列順序為Q3Q2Q1Q0〕S0=0000，S1=0001，S2=0010，S3=0011，S4=0100，S5=0101，S6=0110，S7=0111，S8=1000，S9=1001。根據(jù)選取的形狀畫形狀圖，如圖4.4.4所示?！?〕求形狀方程、輸出方程、驅(qū)動方程形狀方程是描畫計數(shù)器次態(tài)與現(xiàn)態(tài)關(guān)系的方程，次態(tài)Qn+1和輸出CO是以現(xiàn)態(tài)Qn為變量的函數(shù)。為了獲得這個函數(shù)關(guān)系，我們可以首先根據(jù)形狀圖畫卡諾圖，如圖4.4.5所示。〔4〕畫邏輯圖 根據(jù)驅(qū)動方程畫邏輯圖如圖表4.4.6所示。〔5〕檢查能否具有自啟動才干將各個無效形狀〔1010、1011、1100、1101、1110、1111〕依次代入形狀方程和輸出方程進展計算，得無效形狀轉(zhuǎn)換表，如表4.4.1所示。表4..4.1闡明，計數(shù)器的無效形狀可以轉(zhuǎn)入有效形狀，計數(shù)器具有自啟動才干。5.1.1用門電路構(gòu)成的施密特觸發(fā)器5.1.2集成施密特觸發(fā)器及其運用5.1施密特觸發(fā)器終了放映第5章脈沖波形的產(chǎn)生與變換復(fù)習觸發(fā)器有什么特點？請畫出與非門實現(xiàn)的根本RS觸發(fā)器的電路圖。請列出根本RS觸發(fā)器的功能表。什么叫現(xiàn)態(tài)？次態(tài)？根本RS觸發(fā)器的觸發(fā)方式？第5章脈沖波形的產(chǎn)生與變換脈沖信號：指忽然變化的電壓或電流。脈沖電路的研討重點：波形分析。數(shù)字電路的研討重點：邏輯功能。獲得脈沖波形的方法主要有兩種：1．利用脈沖振蕩電路產(chǎn)生；2．是經(jīng)過整形電路對已有的波形進展整形、變換，使之符合系統(tǒng)的要求。以下主要討論幾種常用脈沖波形的產(chǎn)生與變換電路：〔功能、特點及其主要運用簡介〕1.施密特觸發(fā)器：主要用以將非矩形脈沖變換成上升沿和下降沿都很峻峭的矩形脈沖；2.單穩(wěn)態(tài)觸發(fā)器：主要用以將脈沖寬度不符合要求的脈沖變換成脈沖寬度符合要求的矩形脈沖；3.多諧振蕩器：產(chǎn)生矩形脈沖；4.555定時器。主要用途：把變化緩慢的信號波形變換為邊沿峻峭的矩形波。特點：⑴電路有兩種穩(wěn)定形狀。兩種穩(wěn)定形狀的維持和轉(zhuǎn)換完全取決于外加觸發(fā)信號。觸發(fā)方式：電平觸發(fā)。⑵電壓傳輸特性特殊，電路有兩個轉(zhuǎn)換電平〔上限觸發(fā)轉(zhuǎn)換電平UT+和下限觸發(fā)轉(zhuǎn)換電平UT－〕。⑶形狀翻轉(zhuǎn)時有正反響過程，從而輸出邊沿峻峭的矩形脈沖。5.1施密特觸發(fā)器5.1.1用門電路構(gòu)成的施密特觸發(fā)器1.電路組成兩個CMOS反相器，兩個分壓電阻。用集成門電路構(gòu)成的施密特觸發(fā)器〔a〕電路〔b〕邏輯符號2.任務(wù)原理〔1〕任務(wù)過程設(shè)CMOS反相器的閾值電壓UTH=VDD/2，輸入信號uI為三角波。當uI=0V時，G1截止、G2導通，輸出為UOL，即uO=0V。只需滿足uI1＜UTH，電路就會處于這種形狀〔第一穩(wěn)態(tài)〕。當uI上升，使得uI1=UTH時，電路會產(chǎn)生如下正反響過程：電路會迅速轉(zhuǎn)換為G1導通、G2截止，輸出為UOH，即uO=VDD的形狀〔第二穩(wěn)態(tài)〕。此時的uI值稱為施密特觸發(fā)器的上限觸發(fā)轉(zhuǎn)換電平UT+。顯然，uI繼續(xù)上升，電路的形狀不會改動。假設(shè)uI下降，uI1也會下降。當uI1下降到UTH時，電路又會產(chǎn)生以下的正反響過程：電路會迅速轉(zhuǎn)換為G1截止、G2導通、輸出為UOL的第一穩(wěn)態(tài)。此時的uI值稱為施密特觸發(fā)器的下限觸發(fā)轉(zhuǎn)換電平UT－。uI再下降，電路將堅持形狀不變?！?〕任務(wù)波形與電壓傳輸特性施密特觸發(fā)器將三角波uI變換成矩形波uO。施密特觸發(fā)器的任務(wù)波形及電壓傳輸特性〔a〕任務(wù)波形〔b〕電壓傳輸特性3.重要參數(shù)上限觸發(fā)轉(zhuǎn)換電平UT+下限觸發(fā)轉(zhuǎn)換電平UT－回差ΔUT=UT+－UT－〔通常UT+＞UT－〕改動R1和R2的大小可以改動回差ΔUT集成施密特觸發(fā)器的UT+和UT－的詳細數(shù)值可從集成電路手冊中查到。如CT74132的UT+＝1.7V、UT－＝0.9V，所以，ΔUT＝UT+—UT－＝1.7V—0.9V＝0.8V。5.1.2集成施密特觸發(fā)器及其運用1.施密特反相器TTL的74LS14和CMOS的CC40106均為六施密特觸發(fā)的反相器。下面以CC40106為例闡明其功能。施密特觸發(fā)反相器(a)原理框圖(b)電壓傳輸特性(c)邏輯符號為了提高電路的性能，電路在施密特觸發(fā)器的根底上，添加了整形級和輸出級。整形級可以使輸出波形的邊沿更加峻峭，輸出級可以提高電路的負載才干。2.施密特觸發(fā)與非門電路為了對輸入波形進展整形，許多集成門電路采用了施密特觸發(fā)方式。比如CMOS的CC4093和TTL的74LS13就是施密特觸發(fā)的與非門電路。施密特觸發(fā)與非門的邏輯符號1.波形變換將變化緩慢的波形變換成矩形波〔如將三角波或正弦波變換成同周期的矩形波〕。波形變換施密特觸發(fā)器的運用2.脈沖整形在數(shù)字系統(tǒng)中，矩形脈沖經(jīng)傳輸后往往發(fā)生波形畸變，或者邊沿產(chǎn)生振蕩等。經(jīng)過施密特觸發(fā)器整形，可以獲得比較理想的矩形脈沖波形。脈沖整形波形畸變邊沿振蕩3．脈沖鑒幅將一系列幅度各異的脈沖信號加到施密特觸發(fā)器的輸入端，只需那些幅度大于UT+的脈沖才會在輸出端產(chǎn)生輸出信號?？梢?，施密特觸發(fā)器具有脈沖鑒幅才干。脈沖鑒幅5.2.1用門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器5.2單穩(wěn)態(tài)觸發(fā)器5.2.2集成單穩(wěn)態(tài)觸發(fā)器及其運用終了放映復(fù)習施密特觸發(fā)器的特點和主要運用？任務(wù)特點：第一，它有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個不同的任務(wù)形狀；第二，在外加脈沖作用下，觸發(fā)器能從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)；第三，在暫穩(wěn)態(tài)維持一段時間后，將自動前往穩(wěn)態(tài)，暫穩(wěn)態(tài)維持時間的長短取決于電路本身的參數(shù)，與外加觸發(fā)信號無關(guān)。例：樓道的路燈。5.2單穩(wěn)態(tài)觸發(fā)器5.2.1用集成門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器1.電路組成及任務(wù)原理暫穩(wěn)態(tài)是靠RC電路的充放電過程來維持的。由于圖示電路的RC電路接成微分電路方式，故該電路又稱為微分型單穩(wěn)態(tài)觸發(fā)器。集成門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器〔1〕輸入信號uI為0時，電路處于穩(wěn)態(tài)。uI2=VDD，uO=UOL=0，uO1＝UOH=VDD?！?〕外加觸發(fā)信號，電路翻轉(zhuǎn)到暫穩(wěn)態(tài)。當uI產(chǎn)生正跳變時，uO1產(chǎn)生負跳變，經(jīng)過電容C耦合，使uI2產(chǎn)生負跳變，G2輸出uO產(chǎn)生正跳變；uO的正跳變反響到G1輸入端，從而導致如下正反響過程：使電路迅速變?yōu)镚1導通、G2截止的形狀，此時，電路處于uO1=UOL、uO=uO2=UOH的形狀。然而這一形狀是不能長久堅持的，故稱為暫穩(wěn)態(tài)?！?〕電容C充電，電路由暫穩(wěn)態(tài)自動前往穩(wěn)態(tài)。在暫穩(wěn)態(tài)期間，VDD經(jīng)R對C充電，使uI2上升。當uI2上升到達G2的UTH時，電路會發(fā)生如下正反響過程：使電路迅速由暫穩(wěn)態(tài)前往穩(wěn)態(tài)，uO1=UOH、uO=uO2=UOL。從暫穩(wěn)態(tài)自動前往穩(wěn)態(tài)之后，電容C將經(jīng)過電阻R放電，使電容上的電壓恢復(fù)到穩(wěn)態(tài)時的初始值。單穩(wěn)態(tài)觸發(fā)器任務(wù)波形2.主要參數(shù)〔1〕輸出脈沖寬度tw輸出脈沖寬度tw，就是暫穩(wěn)態(tài)的維持時間。根據(jù)uI2的波形可以計算出：tw≈0.7RC〔2〕恢復(fù)時間tre暫穩(wěn)態(tài)終了后，電路需求一段時間恢復(fù)到初始形狀。普通，恢復(fù)時間tre為〔3~5〕放電時間常數(shù)〔通常放電時間常數(shù)遠小于RC〕。設(shè)觸發(fā)信號的時間間隔為T，為了使單穩(wěn)態(tài)觸發(fā)器可以正常任務(wù)，該當滿足T＞tw+tre的條件，即Tmin=tw+tre。因此，單穩(wěn)態(tài)觸發(fā)器的最高任務(wù)頻率為fmax=1/Tmin=1/〔tw+tre〕在運用微分型單穩(wěn)態(tài)觸發(fā)器時，輸入觸發(fā)脈沖uI的寬度tw1應(yīng)小于輸出脈沖的寬度tw，即tw1＜tw，否那么電路不能正常任務(wù)。如出現(xiàn)tw1＞tw的情況時，可在觸發(fā)信號源uI和G1輸入端之間接入一個RC微分電路。3.對輸入觸發(fā)脈沖寬度的要求〔3〕最高任務(wù)頻率fmax〔或最小任務(wù)周期Tmin〕5.2.2集成單穩(wěn)態(tài)觸發(fā)器及其運用用集成門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器雖然電路簡單，但輸出脈沖寬度的穩(wěn)定性較差，調(diào)理范圍小，而且觸發(fā)方式單一。因此實踐運用中常采用集成單穩(wěn)態(tài)觸發(fā)器。1.輸入脈沖觸發(fā)方式上升沿觸發(fā)下降沿觸發(fā)2.不可反復(fù)觸發(fā)型與可反復(fù)觸發(fā)型圖〔a〕為不可反復(fù)型觸發(fā)單穩(wěn)態(tài)觸發(fā)器該電路在觸發(fā)進入暫穩(wěn)態(tài)期間如再次遭到觸發(fā)，對原暫穩(wěn)態(tài)時間沒有影響，輸出脈沖寬度tw仍從第一次觸發(fā)開場計算。圖〔b〕為可反復(fù)觸發(fā)型單穩(wěn)態(tài)觸發(fā)器該電路在觸發(fā)進入暫穩(wěn)態(tài)期間如再次被觸發(fā)，那么輸出脈沖寬度可在此前暫穩(wěn)態(tài)時間的根底上再展寬tw。因此，采用可反復(fù)觸發(fā)單穩(wěn)態(tài)觸發(fā)器時能比較方便地得到繼續(xù)時間更長的輸出脈沖寬度。3.TTL集成單穩(wěn)態(tài)觸發(fā)器電路74121的功能及其運用74121是一種不可反復(fù)觸發(fā)的單穩(wěn)態(tài)觸發(fā)器，它既可采用上升沿觸發(fā)，又可采用下降沿觸發(fā)，其內(nèi)部還設(shè)有定時電阻Rint(約為2kΩ)。74121電路的功能表74121的電路符號觸發(fā)輸入端輸出端外接定時元件引腳內(nèi)部電阻引腳功能：〔1〕觸發(fā)方式：74121運用電路〔2〕定時元件接法：輸出脈沖uO的寬度：tw≈0.7RCext外接電容Cext普通取值范圍為10pF～10μF，在要求不高的情況下最大值可達1000μF。圖(a)：外接電阻R=Rext〔1.4~40kΩ〕。圖(b)：用內(nèi)部電阻R＝Rint(約為2kΩ)。4.單穩(wěn)態(tài)觸發(fā)器的運用〔1〕.脈沖延時單穩(wěn)態(tài)觸發(fā)器的主要運用是整形、定時和延時。單穩(wěn)電路的延時作用假設(shè)需求延遲脈沖的觸發(fā)時間，可利用單穩(wěn)電路來實現(xiàn)。uO的下降沿比uI的下降沿延遲了tw的時間?！?〕.脈沖定時單穩(wěn)態(tài)觸發(fā)器可以產(chǎn)生一定寬度tw的矩形脈沖，利用這個脈沖去控制某一電路，那么可使它在tw時間內(nèi)動作(或者不動作)。脈沖定時5.3.1用門電路組成的多諧振蕩器5.3多諧振蕩器5.4.3石英晶體多諧振蕩器終了放映復(fù)習單穩(wěn)態(tài)觸發(fā)器的任務(wù)特點？主要參數(shù)？主要運用？1．多諧振蕩器沒有穩(wěn)定形狀，只需兩個暫穩(wěn)態(tài)。2．經(jīng)過電容的充電和放電，使兩個暫穩(wěn)態(tài)相互交替，從而產(chǎn)生自激振蕩，無需外觸發(fā)。3．輸出周期性的矩形脈沖信號，由于含有豐富的諧波分量，故稱作多諧振蕩器。5.3多諧振蕩器1OS反相器構(gòu)成的多諧振蕩器R的選擇應(yīng)使G1任務(wù)在電壓傳輸特性的轉(zhuǎn)機區(qū)。此時，由于uO1即為uI2，G2也任務(wù)在電壓傳輸特性的轉(zhuǎn)機區(qū)，假設(shè)uI有正向擾動，必然引起下述正反響過程：CMOS反相器構(gòu)成的多諧振蕩器5.3.1對稱式多諧振蕩器使uO1迅速變成低電平，而uO2迅速變成高電平，電路進入第一暫穩(wěn)態(tài)。此時，電容C經(jīng)過R放電，然后uO2向C反向充電。隨著電容C的的放電和反向充電，uI不斷下降，到達uI＝UTH時，電路又產(chǎn)生一次正反響過程：從而使uO1迅速變成高電平，uO2迅速變成低電平，電路進入第二暫穩(wěn)態(tài)。此時，uO1經(jīng)過R向電容C充電。隨著電容C的不斷充電，uI不斷上升，當uI≥UTH時，電路又迅速跳變?yōu)榈谝粫悍€(wěn)態(tài)。如此周而復(fù)始，電路不停地在兩個暫穩(wěn)態(tài)之間轉(zhuǎn)換，電路將輸出矩形波。振蕩周期為T＝1.4RCCMOS反相器構(gòu)成多諧振蕩器的任務(wù)波形5.3.2石英晶體振蕩器前面引見的多諧振蕩器的一個共同特點就是振蕩頻率不穩(wěn)定，容易受溫度、電源電壓動搖和RC參數(shù)誤差的影響。而在數(shù)字系統(tǒng)中，矩形脈沖信號常用作時鐘信號來控制和協(xié)調(diào)整個系統(tǒng)的任務(wù)。因此，控制信號頻率不穩(wěn)定會直接影響到系統(tǒng)的任務(wù)，顯然，前面討論的多諧振蕩器是不能滿足要求的，必需采用頻率穩(wěn)定度很高的石英晶體多諧振蕩器。石英晶體的阻抗頻率特性圖石英晶體具有很好的選頻特性。當振蕩信號的頻率和石英晶體的固有諧振頻率fo一樣時，石英晶體呈現(xiàn)很低的阻抗，信號很容易經(jīng)過，而其它頻率的信號那么被衰減掉。因此，將石英晶體串接在多諧振蕩器的回路中就可組成石英晶體振蕩器，這時，振蕩頻率只取決于石英晶體的固有諧振頻率fo，而與RC無關(guān)。石英晶體振蕩器電路在對稱式多諧振蕩器的根底上，串接一塊石英晶體，就可以構(gòu)成一個石英晶體振蕩器電路。該電路將產(chǎn)生穩(wěn)定度極高的矩形脈沖，其振蕩頻率由石英晶體的串聯(lián)諧振頻率fo決議。目前，家用電子鐘幾乎都采器具有石英晶體振蕩器的矩形波發(fā)生器。由于它的頻率穩(wěn)定度很高，所以走時很準。通常選用振蕩頻率為32768HZ的石英晶體諧振器，由于32768＝215，將32768HZ經(jīng)過15次二分頻，即可得到1HZ的時鐘脈沖作為計時規(guī)范。5.4.1555定時器5.4555定時器及其運用5.4.2555定時器典型運用本章小結(jié)終了放映復(fù)習多諧振蕩器的特點？多諧振蕩器的主要參數(shù)？假設(shè)要求頻率穩(wěn)定性高，需采用怎樣的多諧振蕩器？為數(shù)字—模擬混合集成電路?？僧a(chǎn)生準確的時間延遲和振蕩，內(nèi)部有3個5KΩ的電阻分壓器，故稱555。在波形的產(chǎn)生與變換、丈量與控制、家用電器、電子玩具等許多領(lǐng)域中都得到了運用。5.4555定時器及其運用各公司消費的555定時器的邏輯功能與外引線陳列都完全一樣。

雙極型產(chǎn)品CMOS產(chǎn)品單555型號的最后幾位數(shù)碼5557555雙555型號的最后幾位數(shù)碼5567556優(yōu)點驅(qū)動才干較大低功耗、高輸入阻抗電源電壓任務(wù)范圍5~16V3~18V負載電流可達200mA可達4mA5.4.1555定時器1.電路組成555定時器(a)原理圖(b)外引線陳列圖電阻分壓器電壓比較器根本RS觸發(fā)器放電管T緩沖器〔1〕電阻分壓器由3個5kΩ的電阻R組成，為電壓比較器C1和C2提供基準電壓?！?〕電壓比較器C1和C2。當U＋＞U－時，UC輸出高電平，反之那么輸出低電平。CO為控制電壓輸入端。當CO懸空時，UR1＝2/3VCC，UR2＝1/3VCC。當CO＝UCO時，UR1＝UCO，UR2＝1/2UCOTH稱為高觸發(fā)端，TR稱為低觸發(fā)端?！?〕根本RS觸發(fā)器其置0和置1端為低電平有效觸發(fā)。R是低電平有效的復(fù)位輸入端。正常任務(wù)時，必需使R處于高電平?！?〕

放電管TT是集電極開路的三極管。相當于一個受控電子開關(guān)。輸出為0時，T導通，輸出為1時，T截止。〔5〕緩沖器緩沖器由G3和G4構(gòu)成，用于提高電路的負載才干。2.任務(wù)原理TH接至反相輸入端，當TH＞UR1時，UC1輸出低電平，使觸發(fā)器置0，故稱為高觸發(fā)端〔有效時置0〕；TR接至同相輸入端，當TR＜UR2時，UC2輸出低電平，使觸發(fā)器置1，故稱為低觸發(fā)端〔有效時置1〕。555定時器的功能表5.4.2555定時器典型運用1.構(gòu)成施密特觸發(fā)器思索：施密特觸發(fā)器的特點？回差特性：上升過程和下降過程有不同的轉(zhuǎn)換電平UT＋和UT－。如何與555定時器發(fā)生聯(lián)絡(luò)？內(nèi)部比較器有兩個不同的基準電壓UR1和UR2。1.構(gòu)成施密特觸發(fā)器555定時器構(gòu)成的施密特觸發(fā)器〔a〕電路〔b〕任務(wù)波形假設(shè)在UIC加上控制電壓，那么可以改動電路的UT+和UT－。2.構(gòu)成單穩(wěn)態(tài)觸發(fā)器〔1〕得到負脈沖外觸發(fā)：使高觸發(fā)置0端TH有效→暫穩(wěn)態(tài)0自動前往：經(jīng)過電容C的充放電使低觸發(fā)置1端TR有效→穩(wěn)態(tài)1思緒：外觸發(fā)→自動前往〔2〕得到正脈沖外觸發(fā)：使低觸發(fā)置1端TR有效→暫穩(wěn)態(tài)1自動前往：經(jīng)過電容C的充放電使高觸發(fā)置0端TH有效→穩(wěn)態(tài)0555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器〔a〕電路〔b〕任務(wù)波形任務(wù)原理：穩(wěn)態(tài)為0低觸發(fā)有效置1T截止，C充電自動高觸發(fā)返0提高基準電壓穩(wěn)定性的濾波電容輸出脈沖的寬度tw≈1.1RC。當觸發(fā)脈沖uI為高電平常，VCC經(jīng)過R對C充電，當TH=uC≥2/3VCC時，高觸發(fā)端TH有效置0；此時，放電管導通，C放電，TH=uC=0。穩(wěn)態(tài)為0形狀。此時放電管T截止，VCC經(jīng)過R對C充電。當TH=uC≥2/3VCC時，使高觸發(fā)端TH有效，置0形狀，電路自動前往穩(wěn)態(tài)，此時放電管T導通。電路前往穩(wěn)態(tài)后，C經(jīng)過導通的放電管T放電，使電路迅速恢復(fù)到初始形狀。任務(wù)原理：當觸發(fā)脈沖uI下降沿到來時，低觸發(fā)端TR有效置1形狀，電路進入暫穩(wěn)態(tài)。當觸發(fā)脈沖uI為高電平常，VCC經(jīng)過R對C充電，當TH=uC≥2/3VCC時，高觸發(fā)端TH有效置0；此時，放電管導通，C放電，TH=uC=0。穩(wěn)態(tài)為0形狀。此時放電管T截止，VCC經(jīng)過R對C充電。當TH=uC≥2/3VCC時，使高觸發(fā)端TH有效，置0形狀，電路自動前往穩(wěn)態(tài)，此時放電管T導通。電路前往穩(wěn)態(tài)后，C經(jīng)過導通的放電管T放電，使電路迅速恢復(fù)到初始形狀。3.構(gòu)成多諧振蕩器設(shè)計思想：是無穩(wěn)態(tài)電路，兩個暫穩(wěn)態(tài)不斷地交替。利用放電管T作為一個受控電子開關(guān)，使電容充電、放電而改動TH=TR，那么交替置0、置1。555定時器構(gòu)成的多諧振蕩器〔a〕電路〔b〕任務(wù)波形電容C充電τ充=(R1+R2)C電容C放電τ放=R2C振蕩器輸出脈沖uO的任務(wù)周期為：T≈0.7(R1+2R2)C本章引見了各種產(chǎn)生和變換矩形脈沖的電路。施密特觸發(fā)器有兩種穩(wěn)態(tài)，但形狀的維持與翻轉(zhuǎn)受輸入信號電平的控制，所以輸出脈沖的寬度是由輸入信號決議的。單穩(wěn)態(tài)觸發(fā)器只需一個穩(wěn)態(tài)，在外加觸發(fā)脈沖作用下，可以從穩(wěn)態(tài)翻轉(zhuǎn)為暫穩(wěn)態(tài)。但暫穩(wěn)態(tài)的繼續(xù)時間取決于電路內(nèi)部的元件參數(shù)，與輸入信號無關(guān)。因此，單穩(wěn)態(tài)觸發(fā)器可以用于產(chǎn)生脈寬固定的矩形脈沖波形。本章小結(jié)多諧振蕩器沒有穩(wěn)態(tài)，只需兩個暫穩(wěn)態(tài)。兩個暫穩(wěn)態(tài)之間的轉(zhuǎn)換，是由電路內(nèi)部電容的充、放電作用自動進展的，所以它不需求外加觸發(fā)信號，只需接通電源就能自動產(chǎn)生矩形脈沖信號。555定時器是一種用途很廣的集成電路，除了能構(gòu)成施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器以外，還可以接成各種運用電路。讀者可參閱有關(guān)書籍自行設(shè)計出所需的電路。第6章半導體存儲器和可編程邏輯器件6.1.3只讀存儲器〔ROM〕6.1.2隨機存取存儲器〔RAM〕6.1半導體存儲器終了放映6.1.1概述6.1.4存儲量的擴展6.1.5在組合邏輯電路中的運用第6章半導體存儲器和可編程邏輯器件本章內(nèi)容：隨機存取存儲器RAM和只讀存儲器ROM的構(gòu)造、任務(wù)原理及存儲器容量擴展的方法；可編程陣列邏輯PAL、通用陣列GAL的構(gòu)造與特點；CPLD和FPGA的構(gòu)造特點；可編程邏輯器件的開發(fā)與運用技術(shù)。6.1半導體存儲器數(shù)字系統(tǒng)中用于存儲大量二進制信息的器件是存儲器。穿孔卡片→紙帶→磁芯存儲器→半導體存儲器半導體存儲器的優(yōu)點：容量大、體積小、功耗低、存取速度快、運用壽命長等。半導體存儲器按照內(nèi)部信息的存取方式不同分為兩大類：1、只讀存儲器ROM。用于存放永久性的、不變的數(shù)據(jù)。2、隨機存取存儲器RAM。用于存放一些暫時性的數(shù)據(jù)或中間結(jié)果，需求經(jīng)常改動存儲內(nèi)容。6.1.1概述1.半導體存儲器的分類與作用根據(jù)半導體存儲器的存取特性不同，半導體存儲器可分為隨機存取存儲器〔RandomAccessMemory，簡稱RAM〕和只讀存儲器〔Read-OnlyMemory，簡稱ROM〕。隨機存取存儲器又分為靜態(tài)RAM〔簡稱SRAM〕和動態(tài)RAM〔簡稱DRAM〕，只讀存儲器可分為掩膜ROM、一次可編程ROM〔PROM〕、可改寫只讀存儲器〔EPROM、E2PROM、FlashMemory〕等。半導體存儲器的分類如圖6.1.1所示。半導體存儲器主要是用作微型計算機中的內(nèi)存儲器，用于存放系統(tǒng)中的程序和數(shù)據(jù)。此外，也可用來構(gòu)成組合邏輯電路。1.半導體存儲器的主要性能目的〔1〕存儲容量存儲容量是存儲器的一個重要目的，它是指存儲器能存放二進制代碼的數(shù)量，通常用N×M〔字×位〕來表示，N表示存儲器中地址〔存儲〕單元數(shù)，M代表每個地址單元中的存儲二進制碼的位數(shù)?！?〕最大存取時間存儲器從接納到尋覓存儲單元的地址碼開場，到它取出或存入二進制數(shù)碼為止所需的時間叫做存取時間。通常手冊上給出該參數(shù)的上限值，稱為最大存取時間。最大存儲時間愈短，闡明存儲器芯片的任務(wù)速度愈高。普通情況下，SRAM的任務(wù)速度優(yōu)于DRAM，DRAM的任務(wù)速度優(yōu)于只讀存儲器〔ROM〕。6.1.2隨機存取存儲器〔RAM〕隨機存取存儲器又叫隨機讀/寫存儲器，簡稱RAM，指的是可以從恣意選定的單元讀出數(shù)據(jù)，或?qū)?shù)據(jù)寫入恣意選定的存儲單元。優(yōu)點：讀寫方便，運用靈敏。缺陷：掉電喪失信息。

分類：SRAM〔靜態(tài)隨機存取存儲器〕DRAM〔動態(tài)隨機存取存儲器〕1.RAM的構(gòu)造和讀寫原理〔1〕RAM的構(gòu)造框圖RAM的構(gòu)造框圖I/O端畫雙箭是由于數(shù)據(jù)即可由此端口讀出，也可寫入①存儲矩陣共有28〔＝256〕行×24〔＝16〕列共212〔＝4096〕個信息單元〔即字〕每個信息單元有k位二進制數(shù)〔1或0〕存儲器中存儲單元的數(shù)量稱為存儲容量〔＝字數(shù)×位數(shù)k〕。②地址譯碼器行地址譯碼器：輸入8位行地址碼，輸出256條行選擇線〔用x表示〕列地址譯碼器：輸入4位列地址碼，輸出16條列選擇線〔用Y表示〕③讀寫控制電路當R/W=0時，進展寫入(Write)數(shù)據(jù)操作。當R/W=1時，進展讀出(Read)數(shù)據(jù)操作。RAM存儲矩陣的表示圖2564〔256個字，每個字4位〕RAM存儲矩陣的表示圖。假設(shè)X0＝Y(jié)0＝1，那么選中第一個信息單元的4個存儲單元，可以對這4個存儲單元進展讀出或?qū)懭??！?〕RAM的讀寫原理〔以圖8－1為例〕當CS=０時，RAM被選中任務(wù)。假設(shè)A11A10A9A8A7A6A5A4A3A2A1A0=000000000000表示選中列地址為A11A10A9A8=0000、行地址為A7A6A5A4A3A2A1A0=00000000的存儲單元。此時只需X0和Y0為有效，那么選中第一個信息單元的k個存儲單元，可以對這k個存儲單元進展讀出或?qū)懭?。假設(shè)此時R/W＝1，那么執(zhí)行讀操作，將所選存儲單元中的數(shù)據(jù)送到I/O端上。假設(shè)此時R/W=0時，進展寫入數(shù)據(jù)操作。當CS=1時，不能對RAM進展讀寫操作，一切端均為高阻態(tài)?！?〕RAM的存儲單元按任務(wù)原理分為：靜態(tài)存儲單元：利用根本RS觸發(fā)器存儲信息。保管的信息不易喪失。動態(tài)存儲單元：利用MOS的柵極電容來存儲信息。由于電容的容量很小，以及漏電流的存在，為了堅持信息，必需定時給電容充電，通常稱為刷新。2.靜態(tài)讀寫存儲器〔SRAM〕集成電路6264簡介采用CMOS工藝制成，存儲容量為8K×8位，典型存取時間為100ns、電源電壓＋5V、任務(wù)電流40mA、維持電壓為2V，維持電流為2μA。8K=213，有13條地址線A0~A12；每字有８位，有８條數(shù)據(jù)線I/O0～I/O7；6264引腳圖四條控制線表１6264的任務(wù)方式表3.Intel2114A是1K字×4位SRAM，它是雙列直插18腳封裝器件，采用5V供電，與TTL電平完全兼容。4.Intel2116是16K×1位動態(tài)存儲器〔DRAM〕，是典型的單管動態(tài)存儲芯片。它是雙列直插16腳封裝器件，采用+12V和±5V三組電源供電，其邏輯電平與TTL兼容。6.1.2只讀存儲器〔ROM〕1.固定ROM只讀存儲器所存儲的內(nèi)容普通是固定不變的，正常任務(wù)時只能讀數(shù)，不能寫入，并且在斷電后不喪失其中存儲的內(nèi)容，故稱為只讀存儲器。ROM組成：地址譯碼器存儲矩陣輸出電路ROM構(gòu)造方框圖地址譯碼器有n個輸入端，有2n個輸出信息，每個輸出信息對應(yīng)一個信息單元，而每個單元存放一個字，共有2n個字〔W0、W1、…W2n-1稱為字線〕。每個字有m位，每位對應(yīng)從D0、D1、…Dm-1輸出〔稱為位線〕。存儲器的容量是2n×m(字線×位線)。ROM中的存儲體可以由二極管、三極管和MOS管來實現(xiàn)。二極管ROM字的讀出方法在對應(yīng)的存儲單元內(nèi)存入的是1還是0，是由接入或不接入相應(yīng)的二極管來決議的。存儲矩陣為了便于表達和設(shè)計，通常將圖8-5簡化如圖8-7所示。4×4ROM陣列圖有存儲單元地址譯碼器二極管ROM在編程前，存儲矩陣中的全部存儲單元的熔絲都是連通的，即每個單元存儲的都是1。用戶可根據(jù)需求，借助一定的編程工具，將某些存儲單元上的熔絲用大電流燒斷，該單元存儲的內(nèi)容就變?yōu)?，此過程稱為編程。熔絲燒斷后不能再接上，故PROM只能進展一次編程。2．可編程只讀存儲器〔PROM〕PROM的可編程存儲單元3．可擦可編程ROM〔EPROM〕最早出現(xiàn)的是用紫外線照射擦除的EPROM。浮置柵MOS管〔簡稱FAMOS管〕的柵極被SiO2絕緣層隔離，呈浮置形狀，故稱浮置柵。當浮置柵帶負電荷時，F(xiàn)AMOS管處于導通形狀，源極－漏極可看成短路，所存信息是0。假設(shè)浮置柵上不帶有電荷，那么FAMOS管截止，源極－漏極間可視為開路，所存信息是1。浮置柵EPROM(a)浮置柵MOS管的構(gòu)造(b)EPROM存儲單元帶負電-導通-存0不帶電-截止-存1浮置柵EPROM出廠時，一切存儲單元的FAMOS管浮置柵都不帶電荷，F(xiàn)AMOS管處于截止形狀。寫入信息時，在對應(yīng)單元的漏極與襯底之間加足夠高的反向電壓，使漏極與襯底之間的PN結(jié)產(chǎn)生擊穿，雪崩擊穿產(chǎn)生的高能電子堆積在浮置柵上，使FAMOS管導通。當去掉外加反向電壓后，由于浮置柵上的電子沒有放電回路能長期保管下來，在的環(huán)境溫度下，７０％以上的電荷能保管１０年以上。假設(shè)用紫外線照射FAMOS管１０～３０分鐘，浮置柵上積累的電子構(gòu)成光電流而泄放，使導電溝道消逝，F(xiàn)AMOS管又恢復(fù)為截止形狀。為便于擦除，芯片的封裝外殼裝有透明的石英蓋板。6.1.4存儲器容量的擴展存儲器的容量：字數(shù)×位數(shù)⑴位擴展〔即字長擴展〕：將多片存儲器經(jīng)適當?shù)你暯樱M成位數(shù)增多、字數(shù)不變的存儲器。方法：用同一地址信號控制n個一樣字數(shù)的RAM。例：將256×1的RAM擴展為256×8的RAM。將8塊256×1的RAM的一切地址線和CS〔片選線〕分別對應(yīng)并接在一同，而每一片的位輸出作為整個RAM輸出的一位。256×8RAM需256×1RAM的芯片數(shù)為：圖8-10RAM位擴展將256×1的RAM擴展為256×8的RAM⑵字擴展將多片存儲器經(jīng)適當?shù)你暯?，組成字數(shù)更多，而位數(shù)不變的存儲器。例：由1024×8的RAM擴展為4096×8的RAM。共需四片1024×8的RAM芯片。1024×8的RAM有10根地址輸入線A9～A0。4096×8的RAM有12根地址輸入線A11～A0。選用2線-4線譯碼器，將輸入接高位地址A11、A10，輸出分別控制四片RAM的片選端。RAM字擴展由1024×8的RAM擴展為4096×8的RAM(3)字位擴展例：將1024×4的RAM擴展為2048×8RAM。位擴展需2片芯片，字擴展需2片芯片，共需4片芯片。字擴展只添加一條地址輸入線A10，可用一反相器便能實現(xiàn)對兩片RAM片選端的控制。字擴展是對存儲器輸入端口的擴展，位擴展是對存儲器輸出端口的擴展。RAM的字位擴展將1024×4的RAM擴展為2048×8RAM6.1.5存儲器在組合邏輯電路中的運用EPROM的運用程序存儲器、碼制轉(zhuǎn)換、字符發(fā)生器、波形發(fā)生器等。例：試用2716EPROM設(shè)計一個驅(qū)動共陰極八段字符顯示器的顯示譯碼器。[解]根據(jù)標題要求可知，該顯示譯碼器是一個輸入變量為4，輸出變量為8的組合邏輯電路2716EPROM是2K×8位的EPROM芯片，共有11根地址線〔即A10～A0〕、8根數(shù)據(jù)線〔即D7～D0〕。顯示譯碼器的BCD碼輸入D、C、B、A分別接2716EPROM的A3、A2、A1、A0，譯碼輸出a、b、c、d、e、f、g、h分別接2716EPROM的D0、D1、D2、D3、D4、D5、D6、D7，2716EPROM的多余高位地址線A10～A4都接低電平，即在前16個地址上儲存顯示譯碼數(shù)據(jù)，而其它地址單元的數(shù)據(jù)可恣意。用2716EPROM構(gòu)成八段顯示譯碼器電路如圖6.1.11所示。其它類型存儲器簡介1.EEPROM用電氣方法在線擦除和編程的只讀存儲器。存儲單元采用浮柵隧道氧化層MOS管。寫入的數(shù)據(jù)在常溫下至少可以保管十年，擦除/寫入次數(shù)為１萬次～10萬次。2.快閃存儲器FlashMemory采用與EPROM中的疊柵MOS管類似的構(gòu)造，同時保管了EEPROM用隧道效應(yīng)擦除的快捷特性。實際上屬于ROM型存儲器；功能上相當于RAM。單片容量已達64MB，并正在開發(fā)256MB的快閃存儲器?？芍貙懢幊痰拇螖?shù)已達100萬次。由美國Dallas半導體公司推出，為封裝一體化的電池后備供電的靜態(tài)讀寫存儲器。它以高容量長壽命鋰電池為后備電源，在低功耗的SRAM芯片上加上可靠的數(shù)據(jù)維護電路所構(gòu)成。其性能和運用方法與SRAM一樣，在斷電情況下，所存儲的信息可保管10年。其缺陷主要是體積稍大，價錢較高。此外，還有一種nvSRAM，不需電池作后備電源，它的非易失性是由其內(nèi)部機理決議的。已越來越多地取代EPROM，并廣泛運用于通訊設(shè)備、辦公設(shè)備、醫(yī)療設(shè)備、工業(yè)控制等領(lǐng)域。3.非易失性靜態(tài)讀寫存儲器NVSRAM串行存儲器是為順應(yīng)某些設(shè)備對元器件的低功耗和小型化的要求而設(shè)計的。主要特點：所存儲的數(shù)據(jù)是按一定順序串行寫入和讀出的，故對每個存儲單元的訪問與它在存儲器中的位置有關(guān)。4.串行存儲器5.多端口存儲器MPRAM多端口存儲器是為順應(yīng)更復(fù)雜的信息處置需求而設(shè)計的一種在多處置機運用系統(tǒng)中運用的存儲器。特點：有多套獨立的地址機構(gòu)(即多個端口)，共享存儲單元的數(shù)據(jù)。多端口RAM普通可分為雙端口SRAM、VRAM、FIFO、MPRAM等幾類。常見存儲器規(guī)格型號類型容量SRAMEPROMEEPROMFLASHNVSRAM雙口RAM2K×8611627162816

DS1213B7132/74K×8

2732

DS1213B

8K×8626427642864

DS1213B

16K×8

27128

32K×862256272562825628F256DS1213D

64K×8

275122851228F512

128K×8628128270102801028F010DS1213D

256K×8628256270202802028F020

512K×8628512270402804028F040DS1650

1M×86281000270802808028F080

第6章半導體存儲器和可編程邏輯器件6.2.3通用陣列邏輯〔GAL〕6.2.2可編程陣列邏輯〔PAL〕6.2可編程邏輯器件(PLD)6.2.1現(xiàn)場可編程邏輯陣列〔FPLA〕終了放映6.2.4EPLD、CPLD與FPGA6.2.5GAL器件的運用舉例本章小結(jié)復(fù)習只讀存儲器的分類？各自特點？6.2.1現(xiàn)場可編程邏輯陣列〔FPLA〕6.2可編程邏輯器件(PLD)1.PLD在數(shù)字集成芯片中的位置數(shù)字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC規(guī)范單元PLD一、PLD概述〔1〕數(shù)字集成電路按照芯片設(shè)計方法的不同分類：①通用型SSI、MSI集成電路；②LSI、VLSI集成電路，如微處置器、單片機等；③公用集成電路ASIC〔LSI或VLSI〕?！?〕ASIC分類全定制ASIC：硅片沒有經(jīng)過預(yù)加工，其各層掩模都是按特定電路功能專門制造的。半定制ASIC：按一定規(guī)格預(yù)先加工好的半廢品芯片，然后再按詳細要求進展加工和制造，包括門陣列、規(guī)范單元和可編程邏輯器件(PLD)三種。2.可編程邏輯器件(PLD)〔1〕定義：PLD是廠家作為一種通用型器件消費的半定制電路，用戶可以利用軟、硬件開發(fā)工具對器件進展設(shè)計和編程，使之實現(xiàn)所需求的邏輯功能?！?〕PLD的根本構(gòu)造框圖其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動才干?！?〕按集成度分類：①低密度PLD(LDPLD)：構(gòu)造簡單，本錢低、速度高、設(shè)計簡便，但其規(guī)模較小(通常每片只需數(shù)百門)，難于實現(xiàn)復(fù)雜的邏輯。按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲器PROM固定可編程固定半場可編程現(xiàn)場可編程邏輯陣列FPLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元〔OLMC〕半場可編程②高密度PLD(HDPLD)：分類構(gòu)造方式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復(fù)雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場可編程門陣列(FPGA)門陣列單元型〔4〕PLD器件的優(yōu)點縮短設(shè)計周期，降低設(shè)計風險高可靠性和可加密性降低了產(chǎn)品消費的總費〔5〕常采用可編程元件(存儲單元)的類型：①一次性編程的熔絲或反熔絲元件；②紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝構(gòu)造；③電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝構(gòu)造，另一類是快閃(Flash)存儲單元；④基于靜態(tài)存儲器(SRAM)的編程元件。其中，③類和④類目前運用最廣泛。幾種常用邏輯符號表示方法〔a〕輸入緩沖器〔b〕與門〔c〕或門〔d〕三種銜接〔6〕幾種常見的邏輯符號表示方法二、現(xiàn)場可編程邏輯陣列〔FPLA〕1.FPLA根本電路構(gòu)造如圖6.2.3所示，現(xiàn)場可編程邏輯陣列FPLA由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成。圖中與邏輯陣列最多可產(chǎn)生8個可編程的乘積項，或邏輯陣列最多產(chǎn)生4個組織邏輯函數(shù)。FPLA的規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。比較FPLA與ROM，就可以發(fā)現(xiàn)它們的構(gòu)造極為類似，都是由一個與邏輯陣列、一個或邏輯陣列和輸出緩沖器組成。兩者的不同點在于：ROM的與邏輯陣列〔地址譯碼器〕是固定的，將輸入變量的全部最小項都譯出了：而FPLA的與邏輯陣列是可編程的，所能產(chǎn)生的乘積項〔與項〕比ROM少得多。FPLA的輸出緩沖器的構(gòu)造方式除三態(tài)輸出以外，還有集電極開路門〔OC門〕構(gòu)造。還有一些FPLA器件在或邏輯陣列輸出端與緩沖器之間設(shè)置了可編程的異或門，以實現(xiàn)對輸出的極性進展控制，如圖6.2.4所示。圖中XOR為輸出極性控制編程單元，當XOR的熔絲接通，即XOR＝0，Y3、Y2、Y1、Y0與S3、S2、S1、S0同相；當XOR的熔絲熔斷了，即XOR＝1，Y3、Y2、Y1、Y0與S3、S2、S1、S0反相。FPLA分組合邏輯型FPLA和時序邏輯型FPLA。在與一或邏輯陣列根底上添加假設(shè)干觸發(fā)器，即構(gòu)成時序邏輯型FPLA〔又稱PLS〕，如圖6.2.5所示，其中一切觸發(fā)器的輸入端均由或邏輯陣列輸出端控制，同時觸發(fā)器的形狀Q1～Q4又反響回與邏輯陣列中，作為與輸入端。這樣，就能方便地構(gòu)成時序邏輯電路。2.用FPLA設(shè)計組合邏輯電路任何一個邏輯函數(shù)式都可以變換成與一或表達式，因此任何一個邏輯函數(shù)都能用一級與邏輯電路和一級或邏輯電路來實現(xiàn)。也即闡明FPLA可以實現(xiàn)任一組合邏輯函數(shù)。[例6.2.1]用FPLA設(shè)計4位二進制碼轉(zhuǎn)換為格蕾碼電路6.2.2可編程陣列邏輯〔PAL〕〔1〕PAL的構(gòu)造

與陣列—可編程；或陣列—固定輸出電路—固定PAL的構(gòu)造〔2〕PAL的輸出構(gòu)造①公用輸出構(gòu)造。輸出端只能輸出信號，不能兼作輸入。只能實現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。②可編程I/O構(gòu)造。輸出端有一個三態(tài)緩沖器，三態(tài)門受一個乘積項的控制。當三態(tài)門制止，輸出呈高阻形狀時，I/O引腳作輸入用；當三態(tài)門被選通時，I/O引腳作輸出用。③存放器輸出構(gòu)造。輸出端有一個D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號經(jīng)三態(tài)門緩沖輸出。能記憶原來的形狀，從而實現(xiàn)時序邏輯功能。④異或—存放器型輸出構(gòu)造。輸出部分有兩個或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種構(gòu)造便于對與或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)對存放器形狀進展維持操作，適用于實現(xiàn)計數(shù)器及形狀?！睞⊕0=A，A⊕1=A〕〔3〕PAL的命名PAL共有21種，經(jīng)過不同的命名可以區(qū)別。圖8-17PAL的命名〔4〕PAL的優(yōu)點：①提高了功能密度，節(jié)省了空間。通常一片PAL可以替代4～12片SSI或2～4片MSI。同時，雖然PAL只需20多種型號，但可以替代90％的通用器件，因此進展系統(tǒng)設(shè)計時，可以大大減少器件的種類。②提高了設(shè)計的靈敏性，且編程和運用都比較方便。③有上電復(fù)位功能和加密功能，可以防止非法復(fù)制。6.2.3通用陣列邏輯〔GAL〕20世紀80年代初，美國Lattice半導體公司研制。GAL的構(gòu)造特點：輸出端有一個組態(tài)可編程的輸出邏輯宏單元OLMC，經(jīng)過編程可以將GAL設(shè)置成不同的輸出方式。這樣，具有一樣輸入單元的GAL可以實現(xiàn)PAL器件一切的輸出電路任務(wù)方式，故而稱之為通用可編程邏輯器件。GAL與PAL的區(qū)別：①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可反復(fù)編程；②PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元〔OLMC〕做為輸出電路。GAL比PAL更靈敏，功能更強，運用更方便，幾乎能替代一切的PAＬ器件。GAL分為兩大類：一類是普通型，它的與、或構(gòu)造與PAL類似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA類似，主要有GAL39V8。例：普通型GAL16V8的根本特點。

〔1〕GAL的根本構(gòu)造。①8個輸入緩沖器和8個輸出反響/輸入緩沖器。②8個輸出邏輯宏單元OLMC和8個三態(tài)緩沖器，每個OLMC對應(yīng)一個I/O引腳。GAL16V8的邏輯圖GAL器件沒有獨立的或陣列構(gòu)造，各個或門放在各自的輸出邏輯宏單元〔OLMC〕中。③由8×8個與門構(gòu)成的與陣列，共構(gòu)成64個乘積項，每個與門有32個輸入項，由8個輸入的原變量、反變量〔16〕和8個反響信號的原變量、反變量〔16〕組成，故可編程與陣列共有32×8×8=2048個可編程單元。④系統(tǒng)時鐘CK和三態(tài)輸出選通訊號OE的輸入緩沖器。OLMC的邏輯圖〔2〕輸出邏輯宏單元〔OLMC〕的構(gòu)造或門：有8個輸入端，和來自與陣列的8個乘積項〔PT〕相對應(yīng)。異或門：用于選擇輸出信號的極性。D觸發(fā)器：使GAL適用于時序邏輯電路。4個多路開關(guān)〔MUX〕：在構(gòu)造控制字段作用下設(shè)定輸出邏輯宏單元的形狀。GAL的構(gòu)造控制字〔3〕GAL的構(gòu)造控制字①XOR〔n〕：輸出極性選擇位。共有8位，分別控制8個OLMC的輸出極性。異或門的輸出D與它的輸入信號B和XOR〔n〕之間的關(guān)系為：D＝B⊕XOR當XOR＝0時，即D=B；當XOR＝1時，即D=B②SYN〔n〕：時序邏輯電路/組合邏輯電路選擇位。當SYN＝0時，D觸發(fā)器處于任務(wù)形狀，OLMC可為時序邏輯電路；當SYN=1時，D觸發(fā)器處于非任務(wù)形狀，OLMC只能是組合邏輯電路。留意：當SYN＝0時，可以經(jīng)過其它控制字，使D觸發(fā)器不被運用，這樣便可以構(gòu)成組合邏輯輸出。但只需有一個OLMC需求構(gòu)成時序邏輯電路時，就必需使SYN＝0。③AC0、AC1〔n〕：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)?！?〕GAL的5種任務(wù)方式SYNAC0AC1XOR功能輸出極性101/組合邏輯公用輸入三態(tài)門制止/10001組合邏輯公用輸出低有效高有效11101組合邏輯帶反響雙向I/O輸出低有效高有效01101時序邏輯組合I/O輸出低有效高有效01001時序邏輯存放器輸出低有效高有效只需寫入不同的構(gòu)造控制字，就可以得到不同類型的輸出電路構(gòu)造。6.2.4EPLD、CPLD與FPGA前面所述FPLA、PAL、GAL器件都屬于低密度器件，而EPLD、CPLD和FPGA都屬于高密度器件。在低密度器件中，只需GAL還在運用，主要用在中、小規(guī)模數(shù)字邏輯方面。如今的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的CPLD、FPGA為主。鑒于CPLD、FPGA的開發(fā)運用涉及到更深層次的內(nèi)容，將有專門的EDA技術(shù)課程進展講授，在此只對器件作些簡單引見。一、可擦除的可編程邏輯器件〔EPLD〕EPLD是繼PAL、GAL之后推出的一種可編程邏輯器件，它采用CMOS和UVEPROM工藝制造，集成度比PAL和GAL器件高得多，其產(chǎn)品多半屬于高密度PLD，目前EPLD產(chǎn)品的集成度最高已達1萬門以上。與PAL和GAL相比，EPLD有以下幾個特點：(1)由于采用了CMOS工藝，所以EPLD具有CMOS器件低功耗、高噪聲容限的優(yōu)點。(2)由于采用了UVEPROM工藝，以疊柵注入MOS管作為編程單元，所以EPLD不僅可靠性高、可以改寫，而且集成度高、造價廉價。(3)輸出部分采用了類似GAL器件的可編程的輸出邏輯宏單元。EPLD的OLMC不僅吸收了GAL器件輸出電路構(gòu)造可編程的優(yōu)點，而且還添加了對OLMC中觸發(fā)器的預(yù)置數(shù)和和異步置零功能。二、復(fù)雜可編程邏輯器件〔CPLD〕根本包含三種構(gòu)造：CPLD是陣列型高密度可編程控制器，其根本構(gòu)造方式和PAL、GAL類似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。

邏輯陣列塊〔LAB〕可編程I/O單元可編程連線陣列〔PIA〕。圖8-19CPLD的構(gòu)造圖⑴邏輯陣列塊〔LAB〕一個LAB由十多個宏單元的陣列組成。每個宏單元由三個功能塊組成：邏輯陣列乘積項選擇矩陣可編程存放器它們可以被單獨的配置為時序邏輯或組合邏輯任務(wù)方式。假設(shè)每個宏單元中的乘積項不夠用時，還可以利用其構(gòu)造中的共享和并聯(lián)擴展乘積項。⑵可編程I/O單元I/O端常作為一個獨立單元處置。經(jīng)過對I/O端口編程，可以使每個引腳單獨的配置為輸入輸出和雙向任務(wù)、存放器輸入等各種不同的任務(wù)方式。⑶可編程連線陣列在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡(luò)。這種互連機制有很大的靈敏性，它允許在不影響引腳分配的情況下改動內(nèi)部的設(shè)計。三、現(xiàn)場可編程門陣列〔FPGA〕是20世紀80年代中期出現(xiàn)的高密度PLD。采用類似于掩模編程門陣列的通用構(gòu)造，其內(nèi)部由許多獨立的可編程邏輯模塊組成，用戶可以經(jīng)過編程將這些模塊銜接成所需求的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設(shè)計靈敏和可再配置等許多優(yōu)點，因此FPGA自1985年由Xilinx公司首家推出后，便遭到普遍歡迎，并得到迅速開展。FPGA的功能由邏輯構(gòu)造的配置數(shù)據(jù)決議。任務(wù)時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在任務(wù)前需求從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM、E2PROM或計算機軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修正器件的邏輯功能，即所謂現(xiàn)場編程。FPGA的根本構(gòu)造FPGA的根本構(gòu)造：可編程邏輯模塊CLB輸入／輸出模塊IOB互連資源IR⑴可編程邏輯模塊CLB構(gòu)造方式：①查找表構(gòu)造②多路開關(guān)構(gòu)造③多級與非門構(gòu)造。電路組成：邏輯函數(shù)發(fā)生器觸發(fā)器數(shù)據(jù)選擇器信號變換⑵可編程輸入／輸出模塊(IOB)IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常陳列在芯片的周圍；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號端。⑶可編程互連資源(IR)包括各種長度的連線線段和一些可編程銜接開關(guān)。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多?；ミB線按相對長度分為單線、雙線和長線三種。6.2.5GAL器件的運用舉例1.電子系統(tǒng)的設(shè)計方法傳統(tǒng)的系統(tǒng)設(shè)計方法為自底向上。采用可編程邏輯器件設(shè)計系統(tǒng)時，可基于芯片設(shè)計，可利用電子設(shè)計自動化〔EDA〕工具來完成。必需具備三個條件：①必需基于功能強大的EDA技術(shù)；②具備集系統(tǒng)描畫、行為描畫和構(gòu)造描畫功能為一體的硬件描畫言語；③高密度、高性能的大規(guī)模集成可編程邏輯器件。

可編程邏輯器件的軟件開發(fā)系統(tǒng)支持兩種設(shè)計輸入方式：圖形設(shè)計輸入；硬件描畫言語輸入。如今比較流行的硬件描畫言語有ABEL和VHDL。計算機對輸入文件進展編譯、綜合、優(yōu)化、配置操作，最后生成供編程用的文件，可直接編程到可編程邏輯器件的芯片中。2.可編程邏輯器件的開發(fā)方法PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對PLD進展設(shè)計和編程的過程。開發(fā)系統(tǒng)軟件是指PLD公用的編程言語和相應(yīng)的匯編程序或編譯程序。硬件部分包括計算機和編程器?？删幊唐骷脑O(shè)計過程，主要包括設(shè)計預(yù)備、設(shè)計輸入、設(shè)計處置和器件編程四個步驟，同時包括相應(yīng)的功能仿真、時序仿真和器件測試三個設(shè)計驗證過程。如圖8-21所示。圖8-21可編程器件的設(shè)計流程圖1.設(shè)計預(yù)備①選擇系統(tǒng)方案，進展籠統(tǒng)的邏輯設(shè)計；②選擇適宜的器件，滿足設(shè)計的要求。低密度PLD〔PAL、GAL等〕普通可以進展書面邏輯設(shè)計，然后選擇能滿足設(shè)計要求的器件系列和型號。器件的選擇應(yīng)思索器件的引腳數(shù)、資源\速度、功耗以及構(gòu)造特點。對于高密度PLD〔CPLD、FPGA〕，系統(tǒng)方案的選擇通常采用“自頂向下〞的設(shè)計方法。在計算機上完成，可以采用國際規(guī)范的硬件描畫言語對系統(tǒng)進展功能描畫，并選用各種不同的芯片進展平衡、比較，選擇最正確結(jié)果。2.設(shè)計輸入設(shè)計者將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種方式表示出來，并送入計算機的過程稱為設(shè)計輸入。通常有原理圖輸入、硬件描畫言語輸入和波形輸入等多種方式。3.設(shè)計處置從設(shè)計輸入完成以后到編程文件產(chǎn)生的整個編譯、適配過程通常稱為設(shè)計處置或設(shè)計實現(xiàn)。由計算機自動完成，設(shè)計者只能經(jīng)過設(shè)置參數(shù)來控制其處置過程。在編譯過程中，編譯軟件對設(shè)計輸入文件進展邏輯化簡、綜合和優(yōu)化，并適當?shù)剡x用一個或多個器件自動進展適配和規(guī)劃、布線，最后產(chǎn)生編程用的編程文件。在設(shè)計輸入和設(shè)計處置過程中往往要進展功能仿真和時序仿真。功能仿真是在設(shè)計輸入完成以后的邏輯功能檢證，又稱前仿真。它沒有延時信息，對于初步功能檢測非常方便。時序仿真在選擇好器件并完成規(guī)劃、布線之后進展，又稱后仿真或定時仿真。時序仿真可以用來分析系統(tǒng)中各部分的時序關(guān)系以及仿真設(shè)計性能。4.器件編程編程是指將編程數(shù)據(jù)放到詳細的PLD中去。對陣列型PLD來說，是將JED文件“下載〞到PLD中去；對FPGA來說，是將位流數(shù)據(jù)文件“配置〞到器件中去。5.卸載6.測試3.GAL器件運用舉例用ABEL言語設(shè)計數(shù)字系統(tǒng)，其源程序由1個或多個獨立的模塊組成，每個模塊以module開場，以end終了。每個模塊都由標頭段，定義段、邏輯描畫段、測試向量段和終了語句段組成。(1)標頭段的主要作用是命名模塊，并給模塊一個標題。(2)定義段的主要作用是定義運用的器件類型以及引腳的分配情況。ABEL分別為GAL16V8和GAL20V8提供3個器件文件。選擇器件時可根據(jù)以下原那么：①假設(shè)設(shè)計組合邏輯，且每個輸出需8個乘積項，那么選擇P16V8S或P28V8S；②假設(shè)設(shè)計帶反響的組合邏輯，那么選擇P16V8C或P28V8C，每個輸出只能有7個乘積項；③假設(shè)設(shè)計時序邏輯，那么選擇P16V8R或P28V8R。(3)邏輯描畫段的主要作用是描畫電路的邏輯關(guān)系?？梢杂梅匠獭⒄嬷当砗托螤钷D(zhuǎn)換圖等方法來描畫。(4)測試向量段是可選段，用于驗證邏輯設(shè)計的功能。(5)終了語句段用于標識一個模塊的終了，其關(guān)鍵字為end。下面以ABEL軟件為開發(fā)軟件，引見GAL器件的編程與運用。[例6.2.2]用GAL16V8設(shè)計一個集與門、或門、非門、與非門、異或門和同或門于一體的邏輯電路。EquationsF1＝A＆B； ″與門F2＝C＃D； ″或門F3＝E$F； ″異或門F4＝！G$H ″同或門F5＝！I； ″非門！F6＝J＆k＆L； ″與非門text_vectors′測試與門′ 〔［A，B］－>F1〕 ［0，0］—>0； ［0，1］－>0； ［1，0］－>0； ［1，1］－>1；test_vectors′測試或門′ 〔［C，D］—>F2〕 ［0，0］－>0； ［0，1］－>1； ［1，0］－>1； ［1，1］－>1；test_vectors′測試異或門′ 〔［E，F(xiàn)］－>F3〕 ［0，0］－>0； ［0，1］－>1； ［1，0］－>1； ［1，1］－>0；6.2.17GAL16V8實現(xiàn)門電路引腳安排圖test_vectors′測試同或門′ 〔［G，H］－F4〕 ［0，0］－>1； ［0，1］－>0； ［1，0］－>0； ［1，1］－>1；test_vectors′測試非門′ 〔I－>F5〕 0－>1； I－>0；test_vectors′測試與非門′ 〔［J，K，L］－>F6〕 ［0，0，0］－>1； ［1，0，0］－>1； ［0，1，0］－>1； ［0，0，1］－>1； ［1，1，1］－>0；endGATES本章小結(jié)存儲器是一種可以存儲數(shù)據(jù)或信息的半導體器件，它是現(xiàn)代數(shù)字系統(tǒng)特別是計算機中的重要組成部分。按照所存內(nèi)容的易失性，存儲器可分為隨機存取存儲器RAM和只讀存儲器ROM兩類。RAM由存儲矩陣、地址譯碼器和讀／寫控制器三個部分組成。對其恣意一個地址單元均可實施讀寫操作。RAM是一種時序電路，斷電后所存儲的數(shù)據(jù)消逝。ROM所存儲的信息是固定的，不會因掉電而消逝。根據(jù)信息的寫入方式可分為固定ROM、PROM和EPROM。ROM屬于組合邏輯電路。當單片存貯器容量不夠時，可用多片進展容量擴展。目前，可編程邏輯器件〔PLD〕的運用越來越廣泛，用戶可以經(jīng)過編程確定該類器件的邏輯功能。在本章討論過的幾種PLD器件中，普通可編程邏輯器件PAL和GAL構(gòu)造簡單，具有本錢低、速度高等優(yōu)點，但其規(guī)模較小(通常每片只需數(shù)百門)，難于實現(xiàn)復(fù)雜的邏輯。復(fù)雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA，集成度高(每片有數(shù)百萬個門)，有更大的靈敏性，假設(shè)與先進的開發(fā)軟件配套運用，那么感到特別方便。CPLD和FPGA是研制和開發(fā)數(shù)字系統(tǒng)的理想器件。作業(yè)題8-5本課復(fù)習傳統(tǒng)的系統(tǒng)設(shè)計方法？采用可編程邏輯器件設(shè)計系統(tǒng)的條件？可編程器件的設(shè)計過程？第7章數(shù)/模和模/數(shù)轉(zhuǎn)換7.1.2DAC轉(zhuǎn)換器的主要技術(shù)目的7.1.1常見的D/A轉(zhuǎn)換器7.1D/A轉(zhuǎn)換7.1.3集成D/A轉(zhuǎn)換器DAC0832簡介及其運用終了放映復(fù)習555定時器的邏輯功能？555定時器為何能實現(xiàn)脈沖波形？電容在脈沖電路中扮演怎樣的角色？第7章數(shù)/模和模/數(shù)轉(zhuǎn)換模擬量：溫度、濕度、壓力、流量、速度等。從模擬信號到數(shù)字信號的轉(zhuǎn)換稱為模/數(shù)轉(zhuǎn)換〔簡稱A/D轉(zhuǎn)換〕，實現(xiàn)模/數(shù)轉(zhuǎn)換的電路叫做A/D轉(zhuǎn)換器〔簡稱ADC〕；從數(shù)字信號到模擬信號的轉(zhuǎn)換稱為數(shù)/模轉(zhuǎn)換〔簡稱D/A轉(zhuǎn)換〕，實現(xiàn)數(shù)/模轉(zhuǎn)換的電路稱為D/A轉(zhuǎn)換器〔簡稱DAC〕。第7章數(shù)/模和模/數(shù)轉(zhuǎn)換典型數(shù)字控制系統(tǒng)框圖7.1.1常見的D/A轉(zhuǎn)換器數(shù)/模轉(zhuǎn)換就是將數(shù)字量轉(zhuǎn)換成與它成正比的模擬量。7.1D/A轉(zhuǎn)換數(shù)字量：(D3D2D1D0)2＝(D3×23＋D2×22＋D1×21＋D0×20)10(1101)2＝(1×23＋1×22＋0×21＋1×20)10模擬量：uo＝K(D3×23＋D2×22＋D1×21＋D0×20)10uo＝K(1×23＋1×22＋0×21＋1×20)10(K為比例系數(shù))1.D/A轉(zhuǎn)換根本原理n位D/A轉(zhuǎn)換器方框圖組成D/A轉(zhuǎn)換器的根本指點思想：將數(shù)字量按權(quán)展開相加，即得到與數(shù)字量成正比的模擬量。D/A轉(zhuǎn)換器的種類很多,主要有：權(quán)電阻網(wǎng)絡(luò)DAC、T形電阻網(wǎng)絡(luò)DAC倒T形電阻網(wǎng)絡(luò)DAC、權(quán)電流DAC2.二進制電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器〔1〕.權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的組成及轉(zhuǎn)換原理上圖是4位二進制數(shù)權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的原理圖。它有四大組成部份，分別是：權(quán)電阻網(wǎng)絡(luò)〔由23R、22R、21R、20R組成〕；模擬電子開關(guān)〔由晶體管或場效應(yīng)管組成〕；基準電壓〔由穩(wěn)定性較高的恒壓源組成〕和運算放大器〔由反相加法運算器和反響電阻、平衡電阻組成〕?！?〕.權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器優(yōu)缺陷二進制權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的優(yōu)點是：電路簡單，運用電阻少，可適用于各種有權(quán)碼。由于是各位同時進展轉(zhuǎn)換，因此速度較快。二進制權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的缺陷是：各位電阻之間應(yīng)嚴厲堅持依次相差一半的要求；其次，網(wǎng)絡(luò)中各電阻阻值的差別太大，尤其是當輸入數(shù)字信號位數(shù)較多時，這種差別就更加突出。例如，輸入數(shù)字信號為10位二進制數(shù)時，網(wǎng)絡(luò)中最大的電阻阻值與最小的電阻阻值之比為512：1。假設(shè)R=10K，那么權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器中最小的電阻阻值為Rf=5K，最大的電阻阻值為5.12MΩ,在阻值變化范圍如此大的情況下，要嚴厲堅持每個電阻阻值依次相差一半的要求并保證一定的精度是非常困難的，尤其對制造集成電路更加不利。3.倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器〔1〕.電路組成電路由解碼網(wǎng)絡(luò)、模擬開關(guān)、求和放大器和基準電源組成。倒T型電阻網(wǎng)絡(luò)DAC原理圖基準參考電壓雙向模擬開關(guān)D＝1時接運放D＝0時接地R－2R倒T形電阻解碼網(wǎng)絡(luò)求和集成運算放大器〔2〕.任務(wù)原理由于集成運算放大器的電流求和點Σ為虛地，所以每個2R電阻的上端都相當于接地，從網(wǎng)絡(luò)的A、B、C點分別向右看的對地電阻都是2R。因此流過四個2R電阻的電流分別為I/2、I/4、I/8、I/16。電流是流入地，還是流入運算放大器，由輸入的數(shù)字量Di經(jīng)過控制電子開關(guān)Si來決議。故流入運算放大器的總電流為：由于從UREF向網(wǎng)絡(luò)看進去的等效電阻是R，因此從UREF流出的電流為：故：因此輸出電壓可表示為：由此可見，輸出模擬電壓uO與輸入數(shù)字量D成正比，實現(xiàn)了數(shù)模轉(zhuǎn)換。對于n位的倒T形電阻網(wǎng)絡(luò)DAC，那么：電路特點：〔1〕解碼網(wǎng)絡(luò)僅有R和2R兩種規(guī)格的電阻，這對于集成工藝是相當有利的；〔2〕這種倒T形電阻網(wǎng)絡(luò)各支路的電流是直接加到運算放大器的輸入端，它們之間不存在傳輸上的時間差，故該電路具有較高的任務(wù)速度。因此，這種方式的DAC目前被廣泛的采用。7.1.2DAC的主要技術(shù)目的1.分辨率分辨率是指輸出電壓的最小變化量與滿量程輸出電壓之比。輸出電壓的最小變化量就是對應(yīng)于輸入數(shù)字量最低位為1，其他各位均為0時的輸出電壓。滿量程輸出電壓就是對應(yīng)于輸入數(shù)字量全部為1時的輸出電壓。對于n位D/A轉(zhuǎn)換器，分辨率可表示為：

分辨率＝位數(shù)越多，可以分辨的最小輸出電壓變化量就越小，分辨率就越高。也可用位數(shù)n來表示分辨率。2.精度轉(zhuǎn)換精度是指電路實踐輸出的模擬電壓值和實際輸出的模擬電壓值之差。通常用最大誤差與滿量程輸出電壓之比的百分數(shù)表示。通常要求D/A轉(zhuǎn)換器的誤差小于ULSB/2。例如，某D/A轉(zhuǎn)換器滿量程輸出電壓為10V，假設(shè)誤差為1%，就意味著輸出電壓的最大誤差為±0.1V。百分數(shù)越小，精度越高。轉(zhuǎn)換精度是一個綜合目