數(shù)字系統(tǒng)設(shè)計(jì)與VHDL(第3版）數(shù)字系統(tǒng)設(shè)計(jì)與VHDL（第3版）第12章

VHDL設(shè)計(jì)實(shí)例

12.1超聲波測(cè)距12.2乘累加器12.3m序列與Gold碼產(chǎn)生器12.4頻率測(cè)量12.5數(shù)字鐘12.6FIR濾波器12.1超聲波測(cè)距HC-SR04超聲波測(cè)距模塊實(shí)物HC-SR04超聲波測(cè)距模塊工作時(shí)序圖12.1超聲波測(cè)距超聲波測(cè)距的實(shí)際顯示效果12.1超聲波測(cè)距12.2乘累加器典型的乘累加器（MAC）結(jié)構(gòu)例12.4帶符號(hào)乘累加器的VHDL源代碼。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;USEIEEE.NUMERIC_STD.ALL;USEWORK.ex_pkg.ALL; ENTITYmacISGENERIC(width:INTEGER:=4);PORT(a,b:INSIGNED(width-1DOWNTO0);clk,clr:INSTD_LOGIC;acc:OUTSIGNED(width*2-1DOWNTO0));ENDmac;ARCHITECTURErtlOFmacISSIGNALmult,store:SIGNED(width*2-1DOWNTO0);BEGINPROCESS(clr,clk)VARIABLEsum:SIGNED(width*2-1DOWNTO0);例12.4帶符號(hào)乘累加器的VHDL源代碼。BEGINmult<=a*b;IF(NOTclr)THENstore<=(OTHERS=>'0');ELSIF(clk'EVENTANDclk='1')THENsum:=add_truncat(mult,store,width*2);store<=sum;ENDIF;acc<=store;ENDPROCESS;ENDrtl;12.2乘累加器MAC乘累計(jì)運(yùn)算溢出處理后的結(jié)果例12.7n為5、反饋系數(shù)為Ci=(45)8的m序列發(fā)生器的VHDL描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYm_seqISPORT(clr:INSTD_LOGIC; --復(fù)位信號(hào)clk:INSTD_LOGIC; --時(shí)鐘信號(hào)m_out:OUTSTD_LOGIC); --m序列輸出信號(hào)END;ARCHITECTURErtlOFm_seqISSIGNALshift_reg:STD_LOGIC_VECTOR(0TO4);BEGINPROCESS(clr,clk)BEGINIF(clr='0')THENshift_reg<="00001";--異步復(fù)位ELSEIF(clk'EVENTANDclk='1')THENshift_reg(0)<=shift_reg(2)XORshift_reg(4);shift_reg(1TO4)<=shift_reg(0TO3);m_out<=shift_reg(4);ENDIF;ENDIF;ENDPROCESS;ENDrtl;12.3m序列與Gold碼產(chǎn)生器例12.9n為5、反饋系數(shù)Ci分別為(45)8和(57)8的Gold碼序列發(fā)生器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYgoldISPORT(clr:INSTD_LOGIC; --復(fù)位信號(hào)clk:INSTD_LOGIC; --時(shí)鐘信號(hào)gold_out:OUTSTD_LOGIC);END;ARCHITECTURErtlOFgoldISSIGNALshift_reg1:STD_LOGIC_VECTOR(0TO4);SIGNALshift_reg2:STD_LOGIC_VECTOR(0TO4);BEGINPROCESS(clr,clk)BEGINIF(clr='0')THENshift_reg1<="00001";shift_reg2<="00001"; --異步復(fù)位ELSEIF(clk'EVENTANDclk='1')THENshift_reg1(0)<=shift_reg1(2)XORshift_reg1(4); shift_reg1(1TO4)<=shift_reg1(0TO3);shift_reg2(0)<=shift_reg2(1)XORshift_reg2(2)XORshift_reg2(3)XORshift_reg2(4);shift_reg2(1TO4)<=shift_reg2(0TO3);ENDIF;ENDIF;ENDPROCESS;gold_out<=shift_reg1(4)XORshift_reg2(4);--兩個(gè)m序列異或ENDrtl;12.3m序列與Gold碼產(chǎn)生器Gold碼發(fā)生器仿真波形圖12.5數(shù)字鐘

復(fù)位：按下該鍵，小時(shí)、分鐘和秒全部清零，優(yōu)先級(jí)最高。

秒調(diào)整：按下該鍵，調(diào)整秒數(shù)值，秒數(shù)值快速變化。

分鐘調(diào)整：按下該鍵，調(diào)整分鐘數(shù)值，分鐘數(shù)值快速變化。

小時(shí)調(diào)整：按下該鍵，調(diào)整小時(shí)數(shù)值，小時(shí)數(shù)值快速變化。本節(jié)實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)，用TFT-LCD液晶顯示小時(shí)、分鐘和秒，用冒號(hào)分隔，并具有四個(gè)調(diào)整按鍵，提供以下調(diào)整功能。12.5數(shù)字鐘數(shù)字鐘實(shí)際顯示效果12.6FIR濾波器低通濾波，采樣頻率為500kHz；通帶截止頻率為10kHz；阻帶截止頻率為30kHz。FIR濾波器參數(shù)：濾波器設(shè)計(jì)參數(shù)及其頻率響應(yīng)曲線FIR濾波效果測(cè)量12.6FIR濾波器12.1設(shè)計(jì)一個(gè)基于直接數(shù)字式頻率合成器（DDS）結(jié)構(gòu)的數(shù)字相移信號(hào)發(fā)生器。12.2用VHDL設(shè)計(jì)并實(shí)現(xiàn)一個(gè)11階固定系數(shù)的FIR濾波器，濾波器的參數(shù)指標(biāo)可自定義。12.3用VHDL設(shè)計(jì)并實(shí)現(xiàn)一個(gè)32點(diǎn)的FFT運(yùn)算模塊。12.4某通信接收機(jī)的同步信號(hào)為巴克碼1110010。設(shè)計(jì)一個(gè)檢測(cè)器，其輸入為串行碼x，當(dāng)檢測(cè)到巴克碼時(shí)，輸出檢測(cè)結(jié)果y＝1。12.5用FPGA實(shí)現(xiàn)步進(jìn)電動(dòng)機(jī)的驅(qū)動(dòng)和細(xì)分控制，首先實(shí)現(xiàn)用FPGA對(duì)步進(jìn)電動(dòng)機(jī)轉(zhuǎn)角進(jìn)行細(xì)分控制；然后實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的勻加速和勻減速控制。習(xí)題