數(shù)電專業(yè)面試試題及答案1.在設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘電路時(shí)，若采用74LS90異步十進(jìn)制計(jì)數(shù)器構(gòu)成60進(jìn)制計(jì)數(shù)器，需要如何連接兩個(gè)74LS90芯片（）。A.將第一個(gè)芯片的QD輸出連接到第二個(gè)芯片的時(shí)鐘輸入端，第一個(gè)芯片清零端接高電平，第二個(gè)芯片清零端接第一個(gè)芯片的QA和QB通過(guò)與非門(mén)后的輸出B.將第一個(gè)芯片的QD輸出連接到第二個(gè)芯片的時(shí)鐘輸入端，第一個(gè)芯片清零端接低電平，第二個(gè)芯片清零端接第一個(gè)芯片的QA和QB通過(guò)與門(mén)后的輸出C.將第一個(gè)芯片的QC輸出連接到第二個(gè)芯片的時(shí)鐘輸入端，第一個(gè)芯片清零端接高電平，第二個(gè)芯片清零端接第一個(gè)芯片的QA和QB通過(guò)或門(mén)后的輸出D.將第一個(gè)芯片的QC輸出連接到第二個(gè)芯片的時(shí)鐘輸入端，第一個(gè)芯片清零端接低電平，第二個(gè)芯片清零端接第一個(gè)芯片的QA和QB通過(guò)與非門(mén)后的輸出(答案：A)2.對(duì)于一個(gè)8位D/A轉(zhuǎn)換器，若其分辨率要求為0.01V，參考電壓VREF為5V，則該D/A轉(zhuǎn)換器的位數(shù)至少需要滿足（）。A.8位時(shí)，分辨率計(jì)算為5/(2^8-1)≈0.0196V，不滿足要求B.8位時(shí)，分辨率計(jì)算為5/(2^8)≈0.0195V，不滿足要求，需更高位數(shù)C.計(jì)算滿足分辨率0.01V的最小位數(shù)n，5/(2^n)≤0.01，解得n≥log?(500)≈8.97，所以至少9位D.計(jì)算滿足分辨率0.01V的最小位數(shù)n，5/(2^n-1)≤0.01，解得n≥log?(501)≈8.97，所以至少9位(答案：C)3.在FPGA設(shè)計(jì)中，若要實(shí)現(xiàn)一個(gè)4位二進(jìn)制加法器，使用VerilogHDL描述時(shí)，以下哪種方式更高效（）。A.使用行為級(jí)描述，直接寫(xiě)assignsum=a+b;其中a和b為4位輸入，sum為4位輸出B.使用門(mén)級(jí)描述，手動(dòng)例化多個(gè)半加器和全加器C.使用數(shù)據(jù)流描述，通過(guò)連續(xù)賦值語(yǔ)句和邏輯運(yùn)算符組合實(shí)現(xiàn)D.使用結(jié)構(gòu)化描述，先設(shè)計(jì)半加器模塊，再實(shí)例化組合成全加器，最后實(shí)例化4個(gè)全加器(答案：A)4.在數(shù)字電路中，使用74LS161同步四位二進(jìn)制計(jì)數(shù)器構(gòu)成模12計(jì)數(shù)器，需要利用其異步清零功能，清零信號(hào)應(yīng)由（）產(chǎn)生。A.計(jì)數(shù)器的QD和QA通過(guò)或門(mén)后連接到清零端B.計(jì)數(shù)器的QC和QB通過(guò)與門(mén)后連接到清零端C.計(jì)數(shù)器的QD和QA通過(guò)與非門(mén)后連接到清零端D.計(jì)數(shù)器的QC和QB通過(guò)或非門(mén)后連接到清零端(答案：B)5.對(duì)于一個(gè)同步時(shí)序邏輯電路，其狀態(tài)轉(zhuǎn)換圖中有8個(gè)狀態(tài)，若采用D觸發(fā)器實(shí)現(xiàn)，最少需要（）個(gè)D觸發(fā)器。A.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^n≥8，解得n≥3，所以最少3個(gè)B.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^n>8，解得n≥4，所以最少4個(gè)C.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^n-1≥8，解得n≥4，所以最少4個(gè)D.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^(n-1)≥8，解得n≥5，所以最少5個(gè)(答案：A)6.在設(shè)計(jì)一個(gè)數(shù)字濾波器時(shí)，若要求濾波器的截止頻率為1kHz，采樣頻率為8kHz，采用IIR濾波器結(jié)構(gòu)，以下哪種方法確定濾波器階數(shù)更合理（）。A.根據(jù)經(jīng)驗(yàn)公式，階數(shù)N≈(fs/(2*fc))，其中fs為采樣頻率，fc為截止頻率，計(jì)算得N≈4B.根據(jù)經(jīng)驗(yàn)公式，階數(shù)N≈(0.5*fs/fc)，計(jì)算得N≈2C.通過(guò)仿真軟件，設(shè)置截止頻率和采樣頻率，逐步增加階數(shù)觀察濾波效果，確定合適階數(shù)D.直接選擇高階濾波器，如8階，以確保濾波效果(答案：C)7.在數(shù)字信號(hào)處理中，若要對(duì)一個(gè)1024點(diǎn)的離散傅里葉變換（DFT）進(jìn)行快速計(jì)算，采用基2-FFT算法，需要的復(fù)數(shù)乘法次數(shù)為（）。A.計(jì)算基2-FFT的復(fù)數(shù)乘法次數(shù)，對(duì)于N=1024=2^10，次數(shù)為(N/2)*log?N=512*10=5120次B.計(jì)算基2-FFT的復(fù)數(shù)乘法次數(shù)，對(duì)于N=1024=2^10，次數(shù)為N*log?N=1024*10=10240次C.計(jì)算基2-FFT的復(fù)數(shù)乘法次數(shù)，對(duì)于N=1024=2^10，次數(shù)為(N/2)*log?(N/2)=512*9=4608次D.計(jì)算基2-FFT的復(fù)數(shù)乘法次數(shù)，對(duì)于N=1024=2^10，次數(shù)為N*log?(N/2)=1024*9=9216次(答案：A)8.在一個(gè)數(shù)字通信系統(tǒng)中，若采用曼徹斯特編碼，數(shù)據(jù)速率為10Mbps，則信號(hào)的時(shí)鐘頻率為（）。A.曼徹斯特編碼每個(gè)數(shù)據(jù)位對(duì)應(yīng)一個(gè)時(shí)鐘周期，且每個(gè)位中間有跳變，時(shí)鐘頻率等于數(shù)據(jù)速率，即10MHzB.曼徹斯特編碼每個(gè)數(shù)據(jù)位對(duì)應(yīng)兩個(gè)時(shí)鐘周期，時(shí)鐘頻率為數(shù)據(jù)速率的一半，即5MHzC.曼徹斯特編碼每個(gè)數(shù)據(jù)位對(duì)應(yīng)半個(gè)時(shí)鐘周期，時(shí)鐘頻率為數(shù)據(jù)速率的2倍，即20MHzD.曼徹斯特編碼時(shí)鐘頻率與數(shù)據(jù)速率無(wú)關(guān)，由系統(tǒng)時(shí)鐘決定(答案：C)9.對(duì)于一個(gè)8位逐次逼近型A/D轉(zhuǎn)換器，若參考電壓VREF為10V，當(dāng)輸入模擬電壓為6.25V時(shí)，轉(zhuǎn)換結(jié)果為（）。A.計(jì)算轉(zhuǎn)換結(jié)果，6.25/10*(2^8-1)=6.25/10*255=159.375，取整為159B.計(jì)算轉(zhuǎn)換結(jié)果，6.25/10*2^8=6.25/10*256=160C.計(jì)算轉(zhuǎn)換結(jié)果，6.25/(10/256)=6.25*25.6=160D.計(jì)算轉(zhuǎn)換結(jié)果，6.25/(10/(2^8-1))=6.25*25.5=159.375，取整為159(答案：B)10.在FPGA設(shè)計(jì)中，若要實(shí)現(xiàn)一個(gè)可配置的時(shí)鐘分頻器，分頻系數(shù)通過(guò)外部輸入決定，以下哪種VerilogHDL描述更合適（）。A.使用case語(yǔ)句，根據(jù)外部輸入的分頻系數(shù)選擇不同的分頻邏輯B.使用if-else語(yǔ)句，根據(jù)外部輸入的分頻系數(shù)進(jìn)行條件判斷實(shí)現(xiàn)分頻C.使用參數(shù)化模塊，將分頻系數(shù)作為參數(shù)傳入，通過(guò)計(jì)數(shù)器實(shí)現(xiàn)分頻D.使用函數(shù)，將分頻邏輯封裝在函數(shù)中，根據(jù)外部輸入調(diào)用函數(shù)(答案：C)11.在數(shù)字電路中，使用74LS138譯碼器實(shí)現(xiàn)一個(gè)4-16線譯碼功能，需要（）個(gè)74LS138芯片。A.74LS138是3-8線譯碼器，實(shí)現(xiàn)4-16線譯碼需要2個(gè)，將兩個(gè)芯片的使能端合理連接B.74LS138是3-8線譯碼器，實(shí)現(xiàn)4-16線譯碼需要1個(gè)，通過(guò)額外邏輯擴(kuò)展C.74LS138是3-8線譯碼器，實(shí)現(xiàn)4-16線譯碼需要3個(gè)，通過(guò)級(jí)聯(lián)方式D.74LS138不能實(shí)現(xiàn)4-16線譯碼功能(答案：A)12.對(duì)于一個(gè)同步時(shí)序邏輯電路，其狀態(tài)表中有5個(gè)狀態(tài)，若采用JK觸發(fā)器實(shí)現(xiàn)，最少需要（）個(gè)JK觸發(fā)器。A.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^n≥5，解得n≥3，所以最少3個(gè)B.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^n>5，解得n≥3，所以最少3個(gè)C.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^n-1≥5，解得n≥3，所以最少3個(gè)D.計(jì)算所需觸發(fā)器數(shù)量n，滿足2^(n-1)≥5，解得n≥4，所以最少4個(gè)(答案：A)13.在設(shè)計(jì)一個(gè)數(shù)字頻率計(jì)時(shí)，若要對(duì)輸入信號(hào)的頻率進(jìn)行測(cè)量，采用測(cè)頻法，在1s的閘門(mén)時(shí)間內(nèi)計(jì)數(shù)，若計(jì)數(shù)結(jié)果為N，則輸入信號(hào)的頻率為（）。A.輸入信號(hào)頻率f=N/1=NHzB.輸入信號(hào)頻率f=1/NHzC.輸入信號(hào)頻率f=N*1000Hz（假設(shè)閘門(mén)時(shí)間單位錯(cuò)誤情況）D.輸入信號(hào)頻率f與計(jì)數(shù)N和閘門(mén)時(shí)間T的關(guān)系為f=N/T，這里T=1s，所以f=NHz(答案：D)14.在數(shù)字信號(hào)處理中，若要對(duì)一個(gè)信號(hào)進(jìn)行抽樣，根據(jù)奈奎斯特抽樣定理，若信號(hào)的最高頻率為5kHz，則抽樣頻率至少為（）。A.奈奎斯特抽樣定理要求抽樣頻率fs≥2*fm，其中fm為信號(hào)最高頻率，所以fs≥10kHzB.奈奎斯特抽樣定理要求抽樣頻率fs>2*fm，所以fs>10kHz，至少10.001kHzC.奈奎斯特抽樣定理要求抽樣頻率fs=fm，即5kHzD.奈奎斯特抽樣定理要求抽樣頻率fs=1.5*fm，即7.5kHz(答案：A)15.在一個(gè)數(shù)字系統(tǒng)中，若采用8253可編程定時(shí)器/計(jì)數(shù)器實(shí)現(xiàn)一個(gè)10ms的定時(shí)，系統(tǒng)時(shí)鐘頻率為2MHz，8253的工作方式選擇方式2（速率發(fā)生器），則計(jì)數(shù)初值為（）。A.計(jì)算計(jì)數(shù)初值N，N=定時(shí)時(shí)間*時(shí)鐘頻率=10*10^(-3)*2*10^6=20000B.計(jì)算計(jì)數(shù)初值N，N=時(shí)鐘頻率/定時(shí)時(shí)間=2*10^6/10*10^(-3)=200C.計(jì)算計(jì)數(shù)初值N，N=定時(shí)時(shí)間/(1/時(shí)鐘頻率)=10*10^(-3)/(1/(2*10^6))=20000D.計(jì)算計(jì)數(shù)初值N，N=1/(定時(shí)時(shí)間*時(shí)鐘頻率)=1/(10*10^(-3)*2*10^6)=0.00005（錯(cuò)誤）(答案：C)16.在FPGA設(shè)計(jì)中，若要實(shí)現(xiàn)一個(gè)8位并行輸入輸出接口，以下哪種方式更合適（）。A.使用FPGA的通用I/O引腳，直接連接8位數(shù)據(jù)總線B.使用FPGA內(nèi)部的鎖存器模塊，實(shí)例化8個(gè)鎖存器實(shí)現(xiàn)C.使用FPGA的IOBUF原語(yǔ)，為每個(gè)I/O引腳配置雙向緩沖器D.使用FPGA的寄存器文件模塊，配置8位寄存器實(shí)現(xiàn)輸入輸出(答案：A)17.在數(shù)字電路中，使用74LS160同步十進(jìn)制計(jì)數(shù)器構(gòu)成模7計(jì)數(shù)器，需要利用其同步置數(shù)功能，置數(shù)數(shù)據(jù)應(yīng)設(shè)置為（）。A.模7計(jì)數(shù)器計(jì)數(shù)到7時(shí)置數(shù)，7的二進(jìn)制為0111，所以置數(shù)數(shù)據(jù)應(yīng)設(shè)置為0000（從0開(kāi)始重新計(jì)數(shù)）B.模7計(jì)數(shù)器計(jì)數(shù)到7時(shí)置數(shù)，7的二進(jìn)制為0111，所以置數(shù)數(shù)據(jù)應(yīng)設(shè)置為0111（保持計(jì)數(shù)到7）C.模7計(jì)數(shù)器計(jì)數(shù)到6時(shí)置數(shù)，6的二進(jìn)制為0110，所以置數(shù)數(shù)據(jù)應(yīng)設(shè)置為0000D.模7計(jì)數(shù)器計(jì)數(shù)到6時(shí)置數(shù)，6的二進(jìn)制為0110，所以置數(shù)數(shù)據(jù)應(yīng)設(shè)置為0110(答案：C)18.對(duì)于一個(gè)16位D/A轉(zhuǎn)換器，若參考電壓VREF為12V，當(dāng)輸入數(shù)字量為8000H（十六進(jìn)制）時(shí)，輸出模擬電壓為（）。A.將8000H轉(zhuǎn)換為十進(jìn)制，8000H=32768，輸出電壓Vout=(32768/(2^16-1))*12≈6VB.將8000H轉(zhuǎn)換為十進(jìn)制，8000H=32768，輸出電壓Vout=(32768/2^16)*12=6VC.將8000H轉(zhuǎn)換為十進(jìn)制，8000H=32768，輸出電壓Vout=(32768/(2^16+1))*12≈5.99VD.將8000H轉(zhuǎn)換為十進(jìn)制，8000H=32768，輸出電壓Vout=(32768/65535)*12≈6.00V（更精確計(jì)算）(答案：B)19.在設(shè)計(jì)一個(gè)數(shù)字示波器時(shí)，若要對(duì)輸入信號(hào)進(jìn)行存儲(chǔ)和顯示，采用雙端口RAM作為存儲(chǔ)器，以下哪種地址生成方式更合理（）。A.使用計(jì)數(shù)器生成地址，計(jì)數(shù)器的時(shí)鐘與采樣時(shí)鐘同步，實(shí)現(xiàn)順序存儲(chǔ)B.使用隨機(jī)數(shù)發(fā)生器生成地址，實(shí)現(xiàn)隨機(jī)存儲(chǔ)C.使用外部CPU生成地址，通過(guò)總線傳輸?shù)诫p端口RAMD.使用地址譯碼器生成地址，根據(jù)輸入信號(hào)特征譯碼(答案：A)20.在數(shù)字信號(hào)處理中，若要對(duì)一個(gè)信號(hào)進(jìn)行濾波，采用有限沖激響應(yīng)（FIR）濾波器，濾波器階數(shù)為10階，則濾波器的系數(shù)數(shù)量為（）。A.FIR濾波器的系數(shù)數(shù)量等于濾波器階數(shù)加1，所以為11個(gè)B.FIR濾波器的系數(shù)數(shù)量等于濾波器階數(shù)，所以為10個(gè)C.FIR濾波器的系數(shù)數(shù)量等于濾波器階數(shù)減1，所以為9個(gè)D.FIR濾波器的系數(shù)數(shù)量與濾波器階數(shù)無(wú)關(guān)，由設(shè)計(jì)要求決定(答案：A)21.在一個(gè)數(shù)字通信系統(tǒng)中，若采用4B/5B編碼，數(shù)據(jù)速率為200Mbps，則編碼后的信號(hào)速率為（）。A.4B/5B編碼將4位數(shù)據(jù)編碼為5位代碼，所以編碼后信號(hào)速率=(5/4)*200=250MbpsB.4B/5B編碼將4位數(shù)據(jù)編碼為5位代碼，所以編碼后信號(hào)速率=(4/5)*200=160MbpsC.4B/5B編碼不改變數(shù)據(jù)速率，編碼后信號(hào)速率仍為200MbpsD.4B/5B編碼將數(shù)據(jù)速率加倍，編碼后信號(hào)速率為400Mbps(答案：A)22.對(duì)于一個(gè)同步時(shí)序邏輯電路，其狀態(tài)方程為Q^(n+1)=A⊕Q^n，其中A為輸入，Q^n為現(xiàn)態(tài)，Q^(n+1)為次態(tài)，若現(xiàn)態(tài)Q^n=0，輸入A=1，則次態(tài)Q^(n+1)為（）。A.根據(jù)異或運(yùn)算規(guī)則，0⊕1=1，所以Q^(n+1)=1B.根據(jù)異或運(yùn)算規(guī)則，0⊕1=0，所以Q^(n+1)=0C.根據(jù)異或運(yùn)算規(guī)則，1⊕0=