注：不含主觀題第1題單選題(1分)關(guān)于BlockRam說法正確的是（）。A同一芯片BlockRam的大小可以是不同的。BBlockRam的深度和位寬是可以配置的。CBlockRam可以分割使用充分利用資源。DBlockRam是片上動態(tài)存儲器。第2題單選題(1分)關(guān)于LUT說法錯誤的是（）。A通過LUT的時間延遲是固定的。B4輸入LUT可以完成16種邏輯運算。CLUT包含在Slice中。D不可以直接對LUT原語進行例化。第3題單選題(1分)下列哪個廠商不是FPGA的制造商（）。AXilinxBAlteraCActelDDigilent第4題單選題(1分)XilinxFPGA芯片的核心資源不包括（）。AIOBBInterconnectCCLBDFlash第5題第6題2.1VerilogHDL語言要素--作業(yè)2.2VerilogHDL表達式--作業(yè)2.3VerilogHDL建模--作業(yè)單元作業(yè)--作業(yè)第1題單選題(1分)編寫表達式，執(zhí)行算術(shù)移位，將Qparity中包含的8位有符號數(shù)算術(shù)移位，其中Qparity[7]=1,正確的是（）。A算術(shù)右移：{1,Qparity[7],Qparity[6:1]}算術(shù)左移：{Qparity[6],Qparity[5:0],0}B算術(shù)右移：{0,Qparity[7],Qparity[6:1]}算術(shù)左移：{Qparity[6],Qparity[5:0],0}C算術(shù)右移：{1'b1,Qparity[7],Qparity[6:1]}算術(shù)左移：{Qparity[6],Qparity[5:0],1'b0}D算術(shù)右移：{1'b0,Qparity[7],Qparity[6:1]}算術(shù)左移：{Qparity[6],Qparity[5:0],1'b0}第2題單選題(1分)當端口懸空時，即端口沒有被連接時，端口的值正確的是（）。A模塊的輸入端口懸空，值為高阻態(tài)z；模塊的輸出端口懸空，表示該輸出端口廢棄不用。B模塊的輸入端口懸空，值為高阻態(tài)z；模塊的輸出端口懸空，值為高阻態(tài)z。C模塊的輸入端口懸空，表示該輸出端口廢棄不用；模塊的輸出端口懸空，值為高阻態(tài)z。D模塊的輸入端口懸空，表示該輸出端口廢棄不用；模塊的輸出端口懸空，表示該輸出端口廢棄不用。第3題單選題(1分)下列從標量變量A，B，C和D中產(chǎn)生總線BusQ[0:3]的表達式正確的是（）。AassignBusQ={A,B,C,D};BBusQ={A,B,C,D};CassignBusQ={'A','B','C','D'};DBusQ={'A','B','C','D'};第4題判斷題(1分)下列語句書寫時合法的，并且描述了一個四路選通器。assignMux=(S==0)?A:'bz;assignMux=(S==1)?B:'bz;assignMux=(S==2)?C:'bz;assignMux=(S==3)?D:'bz;第5題第6題第7題第8題第9題多選題(2分)假定一條總線Control_Bus[15:0]，編寫賦值語句將總線分為兩條總線：Abus[0:9]和Bbus[6:1]，正確的是（）。AassignAbus=Control[15:6];assignBbus=Control[5:0];BAbus=Control[15:6];Bbus=Control[5:0];CassignAbus[0:9]=Control[15:6];assignBbus[6:1]=Control[5:0];DAbus[0:9]=Control[15:6];Bbus[6:1]=Control[5:0];正確答案：AC第10題單選題(1分)表達式的5'bx110的位模式正確的是（）。Ax1110Bxx110C110Dx01103.1集成開發(fā)環(huán)境安裝配置--作業(yè)第1題單選題(1分)ModelSim進行Verilog仿真驗證非必須的仿真庫是（）。Aunisims_verBstd_verCXilinxCoreLib_verDsimprims_ver3.2ISE工程開發(fā)流程--作業(yè)第1題判斷題(1分)ISE的主要功能包括設(shè)計輸入、綜合、仿真、實現(xiàn)和下載，涵蓋了FPGA開發(fā)的全過程，從功能上講，其工作流程無須借助任何第三方EDA軟件。第2題判斷題(1分)ISE以工程為單位對設(shè)計輸入進行管理，可以新建HDL文件輸入HDL代碼，再建立ISE工程。單元作業(yè)--作業(yè)第1題第2題第3題單選題(1分)FPGA的仿真環(huán)節(jié)不包括是（）。A功能仿真B翻譯后仿真C布局布線后仿真D在線仿真第4題單選題(1分)關(guān)于ModelSim功能仿真說法錯誤的是（）。A忽略源代碼中的時延語句B仿真文件沒有輸入輸出端口描述C可以構(gòu)造符合語法規(guī)范的任意模型描述D例化源文件的頂層Module第5題判斷題(1分)ModelSim軟件是一款強大的仿真軟件，具有速度快、精度高和便于操作的特點，此外還具有代碼分析能力，可以看出不同代碼段消耗資源的情況，其功能側(cè)重于編譯和仿真，但不能制定編譯的器件和下載配置的能力，所以需要和ISE等軟件關(guān)聯(lián)使用。第6題4.1原語與IP核--作業(yè)第1題第2題第3題第4題單選題(1分)FPGA的仿真環(huán)節(jié)不包括是（）。A功能仿真B翻譯后仿真C布局布線后仿真D在線仿真第5題單選題(1分)關(guān)于ModelSim功能仿真說法錯誤的是（）。A忽略源代碼中的時延語句B仿真文件沒有輸入輸出端口描述C可以構(gòu)造符合語法規(guī)范的任意模型描述D例化源文件的頂層Module第6題判斷題(1分)ModelSim軟件是一款強大的仿真軟件，具有速度快、精度高和便于操作的特點，此外還具有代碼分析能力，可以看出不同代碼段消耗資源的情況，其功能側(cè)重于編譯和仿真，但不能制定編譯的器件和下載配置的能力，所以需要和ISE等軟件關(guān)聯(lián)使用。4.2ISE進階--作業(yè)第1題單選題(1分)不屬于用戶約束所包含內(nèi)容（）。A時序約束B引腳約束C面積約束D物理約束第2題判斷題(1分)ChipScope將邏輯分析器、總線分析器和虛擬I/O小型軟件核直接插入到用戶的設(shè)計當中，可以直接查看任何內(nèi)部信號和節(jié)點，包括嵌入式硬處理器或軟處理器。單元作業(yè)--作業(yè)第1題單選題(1分)不屬于ChipScopePro工具的部分是（）。AAnalyzerBCoreInserterCCoreGeneratorDXPower第2題單選題(1分)FPGA的配置模式不包括（）。A主模式B從模式CJTAG模式D主從模式第3題單選題(1分)ISE中使用功能型IPCore包括哪種方式？A在ISE的Project中直接生成BISE->Accessories->CoreGeneratorCISE->Accessories->ArchitectureWizardIPD以上三種都包括第4題判斷題(1分)使用IP核，工程中只需要包含.xco或者.xaw文件。第5題第6題5.2大規(guī)模FPGA應(yīng)用設(shè)計方法--作業(yè)第1題單選題(1分)關(guān)于可靠性與規(guī)范性一般原則說法錯誤的是（）。A遵循統(tǒng)一的設(shè)計規(guī)范B異步電路比同步電路可靠并且容易實現(xiàn)C增加代碼可讀性，方便設(shè)計交流和代碼檢查D增加代碼的可移植性第2題單選題(1分)下列不屬于同步電路設(shè)計優(yōu)點的是（）。A信號延遲小，邏輯電路簡單B容易使用寄存器的異步復(fù)位/置位端，以使整個電路有一個確定的初始狀態(tài)C有效避免毛刺，提高可靠性D簡化時序分析過程5.3基于FPGA的可編程嵌入式開發(fā)--作業(yè)第1題單選題(1分)FPGA在嵌入式系統(tǒng)中的應(yīng)用模式不包括（）。A狀態(tài)機模式B單片機模式C通用處理器模式D定制嵌入模式第2題單選題(1分)Xilinx嵌入式處理器解決方案不包括（）。AMicroBlazeBARMCPowerPCDNois單元作業(yè)--作業(yè)第1題單選題(1分)不符合時鐘信號分配原則的是（）。A使用全局時鐘，通過BUFG驅(qū)動，時鐘信號到達各個寄存器的延遲相同B盡量使用時鐘雙沿觸發(fā)提高效率C減少時鐘信號種類D避免使用門控時鐘第2題單選題(1分)關(guān)于if和case語句使用原則說法錯誤的是（）。Aif語句面積大，延遲??；case語句面積小，速度慢。Bif適合對速度