第低壓差線性穩(wěn)壓器設(shè)計(jì)【摘要】隨著5G技術(shù)應(yīng)用的不斷完善以及半導(dǎo)體技術(shù)的不斷進(jìn)步，使得便攜式電子設(shè)備性能和效用大幅提升，這就會(huì)使得移動(dòng)設(shè)備能耗的大幅度增加。因此要求電源及電源管理設(shè)備能夠支持性能提升帶來(lái)的大的功耗。由于目前工藝的限制，在無(wú)法提高便攜式設(shè)備電源容量的情況下，為了能夠提升便攜式移動(dòng)設(shè)備的工作時(shí)長(zhǎng)，只有通過(guò)改良設(shè)備對(duì)現(xiàn)有電量的利用效率來(lái)實(shí)現(xiàn)，這就使得對(duì)電源管理系統(tǒng)的研究與結(jié)構(gòu)設(shè)計(jì)的改進(jìn)尤為重要。本文所設(shè)計(jì)的LDO采用了中芯國(guó)際的SMIC0.18μmCMOS1P6M工藝。其中的主要的核心模塊有：帶隙基準(zhǔn)源（Bandgap），誤差放大器（EA，ErrorAmplifier），電阻反饋網(wǎng)絡(luò)（Feedbacknetwork），調(diào)整管（Regulator），輸出電容及串聯(lián)的電阻等。在完成電路的設(shè)計(jì)之后利用相關(guān)的仿真工具對(duì)本文所設(shè)計(jì)的LDO電路性能參數(shù)進(jìn)行仿真驗(yàn)證，實(shí)現(xiàn)了預(yù)期LDO的整體功能。在整體實(shí)現(xiàn)了電路功能后，本文設(shè)計(jì)采用Virtuoso對(duì)所設(shè)計(jì)的電路進(jìn)行版圖的繪制，在版圖繪制完成之后運(yùn)用Calibre對(duì)所繪制的版圖進(jìn)行了版圖規(guī)則的檢查和寄生參數(shù)提取，并利用新生成的網(wǎng)表進(jìn)行了仿真。最終結(jié)果表明，本文中所設(shè)計(jì)的基于CMOS工藝的低壓差線性穩(wěn)壓器達(dá)到了設(shè)計(jì)要求。【關(guān)鍵詞】：CMOS工藝低壓差線性穩(wěn)壓器、LDO、帶隙基準(zhǔn)源、誤差放大器目錄目錄 III第一章緒論 11.低壓差線性穩(wěn)壓器的研究?jī)r(jià)值 12.低壓差線性穩(wěn)壓器的現(xiàn)狀 23.本文章節(jié)結(jié)構(gòu)及主要內(nèi)容 2第二章LDO的工作原理及性能參數(shù) 41.低壓差線性穩(wěn)壓器（LDO）的基本結(jié)構(gòu)及工作原理 41.1基本結(jié)構(gòu) 41.2工作原理 42.低壓差線性穩(wěn)壓器的基本模塊 52.1誤差放大器 52.2帶隙基準(zhǔn)電路 52.3調(diào)整管 62.4電阻反饋網(wǎng)絡(luò) 62.5輸出電容以及串聯(lián)的等效電阻 63.低壓差線性穩(wěn)壓器（LDO）的主要性能指標(biāo) 73.1降低電壓（Vdropout） 73.2靜態(tài)電流（Iq） 73.3線性調(diào)整率（SL） 83.4負(fù)載調(diào)整率（SZ） 83.5電源抑制比（PSRR） 94.本章小結(jié) 9第三章基于CMOS的低壓差線性穩(wěn)壓器設(shè)計(jì) 101.誤差放大器的設(shè)計(jì) 101.1誤差放大器的原理 101.2本文設(shè)計(jì)的誤差放大器 112.帶隙基準(zhǔn)源的設(shè)計(jì) 122.1帶隙基準(zhǔn)源的原理 122.2本文所設(shè)計(jì)的帶隙基準(zhǔn)源 143.調(diào)整管及反饋電阻的設(shè)計(jì) 153.1調(diào)整管 153.2反饋電阻 164.基于CMOS的低壓差線性穩(wěn)壓器的整體電路的設(shè)計(jì) 165.本章小結(jié) 17第四章基于CMOS的低壓差線性穩(wěn)壓器的仿真 181.誤差放大器的仿真 182.帶隙基準(zhǔn)源的仿真 232.1運(yùn)算放大器仿真 232.2低壓電阻分流型帶隙基準(zhǔn)源仿真 283.低壓差線性穩(wěn)壓器電路整體仿真 324.本章小結(jié) 35第五章基于CMOS的低壓差線性穩(wěn)壓器版圖設(shè)計(jì) 361.版圖介紹 361.1MOS管的版圖 361.2電阻的版圖 371.3電容的版圖 371.4三極管的版圖 381.5過(guò)孔的版圖 382.誤差放大器版圖布局 392.1誤差放大器版圖 392.2誤差放大器版圖物理驗(yàn)證 403.帶隙基準(zhǔn)源版圖布局 413.1運(yùn)算放大器版圖 413.2運(yùn)算放大器版圖物理驗(yàn)證 413.3帶隙基準(zhǔn)源版圖 423.4帶隙基準(zhǔn)源版圖物理驗(yàn)證 434.低壓差線性穩(wěn)壓器整體布局 444.1低壓差線性穩(wěn)壓器版圖 444.2低壓差線性穩(wěn)壓器版圖物理驗(yàn)證 455.版圖寄生參數(shù)提取及后仿真分析 456.本章小結(jié) 48第六章結(jié)果及展望 481.結(jié)論 482.未來(lái)展望 49參考文獻(xiàn) III第一章緒論1.低壓差線性穩(wěn)壓器的研究?jī)r(jià)值在電源管理系統(tǒng)中，主導(dǎo)市場(chǎng)的兩類(lèi)電源管理系統(tǒng)是線性穩(wěn)壓器LDO以及開(kāi)關(guān)型穩(wěn)壓器。傳統(tǒng)型的開(kāi)關(guān)型穩(wěn)壓器結(jié)構(gòu)在高頻開(kāi)關(guān)狀態(tài)下，其內(nèi)含的功率管正常工作。由于其具有較小的導(dǎo)通電阻，這樣當(dāng)有較大的電流流過(guò)功率管時(shí)，功率管上額外消耗的功率會(huì)很小，使得電源電量的利用效率會(huì)進(jìn)一步地提高。一般來(lái)說(shuō)其電源轉(zhuǎn)化效率可以達(dá)到百分之八九十。輸出的電流也可比LDO大，因此開(kāi)關(guān)型穩(wěn)壓器在某些要求大電流輸出的設(shè)備情景中會(huì)被較廣泛地使用。但開(kāi)關(guān)型穩(wěn)壓器的結(jié)構(gòu)復(fù)雜、面積較大且成本較高。在噪聲與抗干擾方面，開(kāi)關(guān)型穩(wěn)壓器的噪聲抑制能力較弱，因此在要求低噪、小干擾的模擬應(yīng)用和射頻應(yīng)用中使用受限。相對(duì)，線性穩(wěn)壓器以其高穩(wěn)定性、低成本、結(jié)構(gòu)簡(jiǎn)單、低噪聲、尺寸較小而得到廣泛地應(yīng)用[1]。隨著我國(guó)進(jìn)入5G時(shí)代，移動(dòng)式便攜設(shè)備會(huì)被加入更多的新功能以及新應(yīng)用，這就導(dǎo)致設(shè)備的能量消耗不斷地增加。隨著移動(dòng)設(shè)備對(duì)大的電池容量需求的提高，舊式的電池容量以及現(xiàn)有的電源管理技術(shù)已經(jīng)不能再滿足目前移動(dòng)設(shè)備對(duì)能耗日益增長(zhǎng)的需求。這也就催生了人們對(duì)電池的基礎(chǔ)容量和對(duì)高效能的電源管理技術(shù)的不懈追求。但因?yàn)楝F(xiàn)有工藝無(wú)法在短時(shí)間內(nèi)使得電池容量有飛躍性的提升，因此只能提高設(shè)備對(duì)現(xiàn)有電量的利用效率，來(lái)延長(zhǎng)其工作時(shí)間。為提高線性穩(wěn)壓器的效率，這就要求需要進(jìn)一步降低線性穩(wěn)壓器的輸入輸出電壓（LDO）、靜態(tài)電流。由于對(duì)更高速和更節(jié)能的不懈追求，CMOS工藝以其獨(dú)特的性能和優(yōu)勢(shì)很快進(jìn)入了人們的視線，它既能夠體現(xiàn)出PMOS和NMOS等MOS管所具有的特性和優(yōu)勢(shì)，又可以避免傳統(tǒng)的雙極型三極管工藝的缺點(diǎn)。CMOS工藝在眾多的半導(dǎo)體工藝中能夠具有強(qiáng)大吸引力的地方在于：利用CMOS工藝制造的器件，其尺寸大小可以按比例縮小而不影響器件功能，并且借由減小器件的特征尺寸可以使器件速度不斷提高。到目前為止，CMOS工藝在高速、低功耗、超強(qiáng)功能的應(yīng)用場(chǎng)景中占據(jù)了主導(dǎo)地位，因而開(kāi)發(fā)采用CMOS工藝制造的LDO具有很廣闊的前景及巨大的應(yīng)用效益。2.低壓差線性穩(wěn)壓器的現(xiàn)狀從電源管理系統(tǒng)的發(fā)展方向上看，開(kāi)發(fā)一款具有高性能、低成本等優(yōu)點(diǎn)的電路系統(tǒng)仍舊是一個(gè)很熱門(mén)的研究方向。在低成本的設(shè)計(jì)內(nèi)，如果穩(wěn)定輸出的電壓與電源的電壓相比不高，且負(fù)載電流夠低，就不會(huì)造成系統(tǒng)過(guò)熱，在這種情況下，低壓差線性穩(wěn)壓器（LDO）是在眾多的穩(wěn)壓系統(tǒng)結(jié)構(gòu)中比較理想且合理的系統(tǒng)結(jié)構(gòu)。在我國(guó)飛速發(fā)展的時(shí)代背景下，5G的出現(xiàn)、物聯(lián)網(wǎng)的普及、便攜式移動(dòng)設(shè)備性能的提升等，無(wú)不需要電源管理芯片。這就導(dǎo)致我國(guó)對(duì)高性能、低成本的電源管理系統(tǒng)的需求激增，急需突破電源管理類(lèi)芯片的技術(shù)壁壘以達(dá)到國(guó)產(chǎn)化和量產(chǎn)化。目前移動(dòng)設(shè)備的電源管理系統(tǒng)主要有以下三大發(fā)展趨勢(shì):一是追求電池電量的利用效率的極限。目前主要的解決途徑是運(yùn)用現(xiàn)有的先進(jìn)半導(dǎo)體技術(shù)，例如使用目前的CMOS工藝制成的器件使得靜態(tài)電流可以進(jìn)一步減小，借此提高電源電量的利用效率。二是追求負(fù)載對(duì)于功率利用能力的極限。以往的研究將高效的功率傳遞管理作為改良的重心，即為不同功率要求的負(fù)載調(diào)配合理的功率。如今將合理控制負(fù)載的功率消耗也同樣視為改良的重點(diǎn)。例如，負(fù)載在不同的工作狀態(tài)下需要的功率不同，可通過(guò)檢測(cè)負(fù)載的狀態(tài)合理的供給不同的功率。三是追求最小的芯片面積和電路系統(tǒng)最大的集成度極限，同時(shí)使用更加先進(jìn)的半導(dǎo)體封裝技術(shù)使得外界以及封裝工藝對(duì)芯片的負(fù)面影響降到最低。目前，國(guó)外在電源管理系統(tǒng)方面的研究已經(jīng)具有相當(dāng)?shù)乃?，全球的LDO專(zhuān)利數(shù)量整體處于上升狀態(tài)，尤其從2013年開(kāi)始，線性穩(wěn)壓電路專(zhuān)利申請(qǐng)量進(jìn)入了明顯的增長(zhǎng)期。根據(jù)LDO國(guó)內(nèi)外重要申請(qǐng)人的申請(qǐng)量的報(bào)告，其中在該領(lǐng)域中申請(qǐng)數(shù)量排名前十的超過(guò)半數(shù)都是外國(guó)企業(yè)，其中申請(qǐng)量最多的是德州儀器（TI），排名第二和第三的是Dialog半導(dǎo)體和原美國(guó)國(guó)家半導(dǎo)體（現(xiàn)已被德州儀器收購(gòu)），因此，現(xiàn)階段LDO領(lǐng)域中國(guó)內(nèi)器件還是嚴(yán)重依賴(lài)國(guó)外。[2]3.本文章節(jié)結(jié)構(gòu)及主要內(nèi)容本文采用的是中芯國(guó)際的SMIC0.18μm1P6M工藝，運(yùn)用CadenceIC5141設(shè)計(jì)工具進(jìn)行基于CMOS的低壓差線性穩(wěn)壓器的設(shè)計(jì)。LDO電路結(jié)構(gòu)中共包含帶隙基準(zhǔn)源、誤差放大器、調(diào)整管、反饋電阻網(wǎng)絡(luò)以及輸出電容和負(fù)載電阻等電路模塊。其中的帶隙基準(zhǔn)源模塊負(fù)責(zé)向LDO提供與工藝、溫度等影響無(wú)關(guān)的穩(wěn)定基準(zhǔn)電壓與反饋電壓進(jìn)行比對(duì)參考，因此其性能優(yōu)良與否直接關(guān)系到本文所設(shè)計(jì)的CMOS低壓差線性穩(wěn)壓器是否能具備良好的性能參數(shù)。在實(shí)現(xiàn)電路原理圖和前仿真后，本文設(shè)計(jì)采用版圖設(shè)計(jì)軟件Virtuoso完成電路的版圖繪制，并進(jìn)一步使用Calibre驗(yàn)證工具對(duì)繪制完成的版圖進(jìn)行DRC以及LVS檢查和參數(shù)提取，對(duì)含有新生成的網(wǎng)表的電路進(jìn)行后仿真。本文的章節(jié)安排如下所示：第一章，在緒論部分總體介紹了低壓差線性穩(wěn)壓器的研究?jī)r(jià)值以及發(fā)展現(xiàn)狀，對(duì)目前LDO的總體發(fā)展進(jìn)行一個(gè)分析，說(shuō)明選擇低壓差線性穩(wěn)壓器作為畢業(yè)設(shè)計(jì)的原因。第二章，主要介紹并分析了低壓差線性穩(wěn)壓器的主要模塊的功能和在整體電路中的作用、工作原理以及衡量整體電路優(yōu)劣的重要指標(biāo)參數(shù)，為設(shè)計(jì)提供理論推算基礎(chǔ)，并初步確定本文所設(shè)計(jì)的電路所要達(dá)到的性能指標(biāo)。第三章，主要介紹本文對(duì)LDO各模塊的設(shè)計(jì)過(guò)程以及設(shè)計(jì)結(jié)果，并進(jìn)一步對(duì)各個(gè)模塊，如誤差放大器模塊、帶隙基準(zhǔn)源模塊、反饋網(wǎng)絡(luò)等的原理及設(shè)計(jì)進(jìn)行介紹。第四章，主要對(duì)電路中所設(shè)計(jì)的各個(gè)模塊以及低壓差線性穩(wěn)壓器整體電路的各項(xiàng)指標(biāo)進(jìn)行仿真，同時(shí)對(duì)仿真結(jié)果加以分析。第五章，完成本文所設(shè)計(jì)的電路的版圖的繪制，并進(jìn)行版圖的LVS（版圖與電路比較檢查）和DRC（版圖設(shè)計(jì)規(guī)則檢查）驗(yàn)證、后仿真。在最后對(duì)版圖的設(shè)計(jì)結(jié)構(gòu)和加入寄生參數(shù)網(wǎng)表后的電路的仿真結(jié)果進(jìn)行分析。第六章，對(duì)本設(shè)計(jì)過(guò)程、設(shè)計(jì)結(jié)果、各模塊的最終所能達(dá)到的性能以及論文的撰寫(xiě)工作進(jìn)行整理，并對(duì)本文所設(shè)計(jì)的低壓差線性穩(wěn)壓器的性能進(jìn)行自我評(píng)價(jià)以及在未來(lái)的學(xué)習(xí)中可提高和發(fā)展空間進(jìn)行展望。第二章LDO的工作原理及性能參數(shù)1.低壓差線性穩(wěn)壓器（LDO）的基本結(jié)構(gòu)及工作原理1.1基本結(jié)構(gòu)傳統(tǒng)的低壓差線性穩(wěn)壓器（LDO）由運(yùn)算放大器和閉環(huán)的負(fù)反饋系統(tǒng)組成用來(lái)實(shí)現(xiàn)在不同負(fù)載電流下穩(wěn)定輸出電壓而不受其他因素干擾的作用[3]。圖2-1為其基本電路原理圖，主要包含帶隙基準(zhǔn)源電路、誤差放大器、調(diào)整管（Q1）以及電阻反饋網(wǎng)絡(luò)。圖中的R1、R2為反饋網(wǎng)絡(luò)電阻，R3為L(zhǎng)DO的輸出電容++-VV圖2-1低壓差帶隙基準(zhǔn)源（LDO）原理圖1.2工作原理誤差放大器和調(diào)整管是低壓差線性穩(wěn)壓電路的核心模塊，它們與分壓反饋網(wǎng)絡(luò)共同形成低壓差線性穩(wěn)壓器的閉環(huán)負(fù)反饋系統(tǒng)[4]。低壓差線性穩(wěn)壓器從本質(zhì)上來(lái)說(shuō)是一個(gè)恒壓源，其中bandgap的作用是能夠向誤差放大器的負(fù)輸入端提供一個(gè)可供其與正端反饋回的輸出電壓信息進(jìn)行對(duì)比的與工藝、溫度等條件無(wú)關(guān)的穩(wěn)定基準(zhǔn)電壓VREF。而誤差放大器的作用是在對(duì)反饋回的輸出信息與基準(zhǔn)比對(duì)后，將結(jié)果反饋回調(diào)整管，通過(guò)控制調(diào)整管的工作狀態(tài)控制輸出電壓Vout的大小。在此過(guò)程中，調(diào)整管為輸入（電源）向負(fù)載的輸出建立一條可控制的電流通路，由于調(diào)整管尺寸一般較大，需要較大的驅(qū)動(dòng)電壓，這就要求誤差放大器可以提供較大的驅(qū)動(dòng)電壓來(lái)驅(qū)動(dòng)調(diào)整管建立通路。最后，反饋網(wǎng)絡(luò)用于檢測(cè)Vout的大小，并且將檢測(cè)的值反饋回誤差放大器的正輸入端與VREF進(jìn)行比較。由于VREF的大小是恒定的，所以Vout的大小只有通過(guò)改變反饋電阻R1和R2之間的比值來(lái)調(diào)節(jié)。根據(jù)放大器的特性，V VREF=VFB輸出電壓就有： Vout=VREF上式能夠成立的前提是誤差放大器和調(diào)整管都處在飽和區(qū)的工作狀態(tài)。通常情況下，LDO的特性和誤差放大器（ErrorAmplifier，EA）的增益有很大關(guān)系，高增益使得LDO的特性越好，但這會(huì)直接導(dǎo)致LDO的補(bǔ)償愈發(fā)不容易。2.低壓差線性穩(wěn)壓器的基本模塊2.1誤差放大器誤差放大器主要是利用了差動(dòng)放大器的特性，在電路構(gòu)成了一個(gè)負(fù)反饋。通過(guò)對(duì)分壓反饋電阻網(wǎng)絡(luò)反饋回來(lái)的電壓信號(hào)以及由帶隙基準(zhǔn)源產(chǎn)生的與外部條件無(wú)關(guān)的穩(wěn)定基準(zhǔn)電壓進(jìn)行比較，EA可將比較后產(chǎn)生的反饋信號(hào)輸送給調(diào)整管，用于驅(qū)動(dòng)控制調(diào)整管，進(jìn)而調(diào)節(jié)輸出電壓使其穩(wěn)定。因此一個(gè)性能良好的誤差放大器對(duì)LDO的性能有很大的提升。2.2帶隙基準(zhǔn)電路由于LDO為一個(gè)閉環(huán)的反饋系統(tǒng)，因此電阻反饋網(wǎng)絡(luò)反饋回的信號(hào)需要和一個(gè)穩(wěn)定電壓比較，進(jìn)而能夠輸出調(diào)節(jié)信號(hào)。bandgap為L(zhǎng)DO提供了一個(gè)對(duì)工藝、溫度以及電源電壓變化都不敏感且可以穩(wěn)定輸出的基準(zhǔn)參考電壓，因此bandgap的輸出電壓的特性優(yōu)劣將會(huì)直接對(duì)LDO的輸出電壓的特性以及保持輸出穩(wěn)定的能力有很大的影響，比如溫漂、電源調(diào)整率等。帶隙基準(zhǔn)源（bandgap）常常被用于各種需要基準(zhǔn)電壓的結(jié)構(gòu)中，這是由于帶隙基準(zhǔn)源輸出的基準(zhǔn)電壓的特性均較為優(yōu)良。其溫度系數(shù)通常在20-50ppm/℃，電源調(diào)整率低于0.2%。2.3調(diào)整管調(diào)整管是連接輸入和輸出的重要元件，它是一個(gè)功率器件，LDO電路中的重要核心指標(biāo)降低電壓（Vdropout）有賴(lài)于它的設(shè)計(jì)。一般采用MOS管或三極管等器件結(jié)構(gòu)作為調(diào)整管。此外MOS管和三極管的驅(qū)動(dòng)條件不同，前者依靠電壓進(jìn)行驅(qū)動(dòng)，后者依賴(lài)電流驅(qū)動(dòng)。由于大的導(dǎo)通電流會(huì)使得消耗在LDO上的功耗增大。因此顯然可以看出利用MOS管作為調(diào)整管要比使用三極管，LDO2.4電阻反饋網(wǎng)絡(luò)根據(jù)前述，由于基準(zhǔn)電壓一定，只需選擇合適的反饋電阻的比值就可以使得LDO的輸出電壓保持穩(wěn)定。由于LDO的輸出電壓和基準(zhǔn)電壓之間存在較大的差值，因而需要對(duì)調(diào)整管輸出的電壓先進(jìn)行一次分壓后，再反饋回EA的負(fù)輸入端口與bandgap生成的穩(wěn)定基準(zhǔn)參考電壓進(jìn)行對(duì)比。假定沒(méi)有負(fù)載時(shí)，LDO的靜態(tài)電流Iq是根據(jù)反饋網(wǎng)絡(luò)中電阻之和決定的： Iq=Vout由上式可以看出通過(guò)增加R1和R2的值就可以降低L2.5輸出電容以及串聯(lián)的等效電阻輸出電容有兩種作用。第一，輸出電容可以穩(wěn)定輸出，在負(fù)載電流以及電源不太穩(wěn)定時(shí)，可以使得輸出電壓保持穩(wěn)定。第二，輸出電容與電阻進(jìn)行串聯(lián)會(huì)給電路中引入頻率比較低的零點(diǎn)，對(duì)頻率過(guò)高的極點(diǎn)進(jìn)行補(bǔ)償，使得電路得以保持穩(wěn)定。3.低壓差線性穩(wěn)壓器（LDO）的主要性能指標(biāo)LDO的性能指標(biāo)很多，了解這些指標(biāo)的定義有助于在設(shè)計(jì)時(shí)清楚地把握設(shè)計(jì)目標(biāo)。3.1降低電壓（Vdropout）降低電壓指的是，當(dāng)輸入電壓減小到一定程度，即系統(tǒng)的輸出電壓處于穩(wěn)定與不穩(wěn)定之間的界限時(shí)，兩端電壓之間的最小差值。降低電壓是關(guān)乎著線性穩(wěn)壓器性能優(yōu)劣的一個(gè)關(guān)鍵指標(biāo)。一般來(lái)說(shuō)在LDO能保持正常工作時(shí)，線性穩(wěn)壓器性能的優(yōu)越與否與降低電壓的大小密切相關(guān)。其典型值大約為0.1-1.5V[5]。對(duì)CMOS工藝來(lái)說(shuō)，當(dāng)負(fù)載電流不變時(shí)，只有增加調(diào)整管的尺寸才能降低LDO的降低電壓。但這將會(huì)使得整體芯片面積的增大進(jìn)而導(dǎo)致制造成本的提升，也會(huì)加大電路補(bǔ)償?shù)碾y度。因此不可盲目追求過(guò)低的降低電壓。3.2靜態(tài)電流（Iq）LDO的輸入端和輸端之間的電流差值即為低壓差線性穩(wěn)壓器電路中與功耗有關(guān)的靜態(tài)電流，也可以稱(chēng)為接地電流[6]。靜態(tài)電流的大小與電路的功耗有很大關(guān)系，包含了LDO穩(wěn)定時(shí)各個(gè)模塊的電流。其表達(dá)式為： Iq=Iin在實(shí)際情況中，Iq越小，低壓差線性穩(wěn)壓器對(duì)電源的轉(zhuǎn)化效率就越高，使用壽命越久，成本越低廉。但由于過(guò)小的靜態(tài)電流不利于負(fù)載瞬態(tài)響應(yīng)速度的提升[7]，這就使得LDO的瞬態(tài)響應(yīng)和噪聲響應(yīng)較差。因此，也不可盲目的追求過(guò)低的靜態(tài)電流。同時(shí)，目前LDO的設(shè)計(jì)通常會(huì)使用PMOS3.3線性調(diào)整率（SL）線性調(diào)整率（LineRrgulation，LNR）屬于LDO的靜態(tài)特性，是用于表征電路在輸入信號(hào)有較大的波動(dòng)時(shí)，能保持穩(wěn)定輸出電壓的能力。假設(shè)輸入信號(hào)的變化值為?VIN，此時(shí)的輸出信號(hào)的變化值為?Vout。線性調(diào)整率的定義公式就可以是： SL=?V求解上式我們可以得到線性調(diào)整率的計(jì)算式： SL=?V其中，Ron為調(diào)整管的等效導(dǎo)通電阻，Req為帶負(fù)載電阻的等效輸出電阻，AV3.4負(fù)載調(diào)整率（SZ）負(fù)載調(diào)整率（LoadRegulation，LDR）與線性調(diào)整率同屬于LDO的靜態(tài)特性，其被定義為在負(fù)載狀態(tài)出現(xiàn)改變時(shí)，電路是否可以穩(wěn)定輸出電壓的能力。假設(shè)負(fù)載電流大小的變化值為?Iload，對(duì)應(yīng)狀態(tài)下的輸出大小的變化值為 SZ=?V同樣對(duì)上式進(jìn)行求解可以得到負(fù)載調(diào)整率的計(jì)算式： SZ=?V根據(jù)上式可以得到與線性調(diào)整率相似的結(jié)果。因此，誤差放大器的增益以及調(diào)整管的跨導(dǎo)對(duì)電路的靜態(tài)特性的穩(wěn)定有著重要的作用。3.5電源抑制比（PSRR）電源抑制比（PowerSupplyRippleRejection，PSRR）屬于LDO的交流與頻率響應(yīng)特性，可以表征電路抑制電源內(nèi)的各種雜波能力的強(qiáng)弱。對(duì)于LDO來(lái)說(shuō)，雖然輸入電壓基本沒(méi)有噪聲，但也會(huì)混合著一些小信號(hào)噪聲，在這些小信號(hào)噪聲中，頻率高的會(huì)對(duì)輸出產(chǎn)生較大影響。LDO對(duì)于PSRR的定義方式與運(yùn)放有所不同，是輸出信號(hào)與輸入信號(hào)在某個(gè)頻率范圍內(nèi)的比值（通常為10Hz-10MHz）。其定義式為： PSRR=Vo_在直流及低頻情況下： PSRRdc=Req其中，Lo為L(zhǎng)DO的增益，由上式可以得到在頻率較低及直流的狀態(tài)下，LDO在高頻情況下： PSRRhigh_fre=綜上，電源抑制比主要由系統(tǒng)的低頻環(huán)路增益以及輸出電容的等效串聯(lián)電阻決定的，因此在設(shè)計(jì)時(shí)要使RESR盡量的小。同時(shí)帶隙基準(zhǔn)模塊也對(duì)低壓差線性穩(wěn)壓器的電源抑制比有影響，這就要求所設(shè)計(jì)的帶隙基準(zhǔn)模塊的PSRR4.本章小結(jié)本章主要闡述了LDO的基本電路結(jié)構(gòu)以及工作原理，并分別對(duì)LDO中的基本電路模塊進(jìn)行闡述以及介紹各模塊在整體電路中所發(fā)揮的作用，確定了整體電路的結(jié)構(gòu)。之后，通過(guò)對(duì)LDO的各項(xiàng)特征指標(biāo)進(jìn)行推導(dǎo)分析，為之后電路內(nèi)器件的尺寸參數(shù)確定提供了計(jì)算基礎(chǔ)。本文所設(shè)計(jì)的基于CMOS的低壓差線性穩(wěn)壓器將在本章介紹的內(nèi)容的基礎(chǔ)上，進(jìn)行進(jìn)一步的設(shè)計(jì)研究。

第三章基于CMOS的低壓差線性穩(wěn)壓器設(shè)計(jì)1.誤差放大器的設(shè)計(jì)1.1誤差放大器的原理誤差放大器模塊在LDO電路中的主要作用將帶隙基準(zhǔn)源產(chǎn)生的基準(zhǔn)電壓與電阻反饋網(wǎng)絡(luò)反饋回的電壓進(jìn)行比較，并將比較的結(jié)果作為調(diào)整管的柵電壓以調(diào)節(jié)調(diào)整管的工作狀態(tài)，進(jìn)而對(duì)輸出電壓進(jìn)行控制。因此設(shè)計(jì)一個(gè)高性能的誤差放大器對(duì)整體電路高性能的實(shí)現(xiàn)是十分重要的。通常來(lái)說(shuō)，LDO使用的誤差放大器的結(jié)構(gòu)有簡(jiǎn)單的差分對(duì)、簡(jiǎn)單的兩級(jí)運(yùn)放以及折疊式共源共柵結(jié)構(gòu)。本質(zhì)上來(lái)說(shuō)，誤差放大器的結(jié)構(gòu)就是一個(gè)差分信號(hào)輸入單端信號(hào)輸出的運(yùn)算放大器。首先，如圖3-1左圖所示，簡(jiǎn)單的差分對(duì)運(yùn)放具有結(jié)構(gòu)簡(jiǎn)單，電路的匹配性強(qiáng)的優(yōu)點(diǎn)。但其增益較低，雖然容易補(bǔ)償，但這會(huì)使得LDO對(duì)輸出電壓的控制能力較差。其次，如圖3-1右圖所示，簡(jiǎn)單的兩級(jí)運(yùn)放與簡(jiǎn)單的差分對(duì)相比，結(jié)構(gòu)會(huì)較為復(fù)雜，但其增益提高了很多，因此采用此結(jié)構(gòu)的LDO對(duì)輸出電壓的控制能力會(huì)較好。但由于增益增加一級(jí)，所以會(huì)在系統(tǒng)中多引入一個(gè)極點(diǎn)，對(duì)電路補(bǔ)償起來(lái)就會(huì)困難一些。圖3-1一般的差分對(duì)（左）和二級(jí)運(yùn)放電路（右）圖最后，與上面兩種結(jié)構(gòu)相比，折疊式共源共柵結(jié)構(gòu)的差動(dòng)放大器同樣也具有著較高的增益，并且只有一級(jí)，所以對(duì)電路的補(bǔ)償也比兩級(jí)的運(yùn)放要容易很多。但其電路結(jié)構(gòu)很復(fù)雜，電路的匹配性很差，且需要的功耗很高，因此折疊式共源共柵結(jié)構(gòu)的誤差放大器在要求低電壓、低功耗的電路設(shè)計(jì)中不能被采用。在LDO中，輸出電壓的計(jì)算公式可以表示為： Vout=VREF其中，α為負(fù)反饋系數(shù)。只要EA的增益AV足夠大，就有αAV?1，所以Vout≈VREFα因此應(yīng)考慮設(shè)計(jì)的指標(biāo)，并結(jié)合上述原理的分析介紹，在本設(shè)計(jì)中考慮功耗、匹配性等問(wèn)題，決定采用簡(jiǎn)單的兩級(jí)運(yùn)放的結(jié)構(gòu)作為誤差放大器的增益級(jí)結(jié)構(gòu)。1.2本文設(shè)計(jì)的誤差放大器根據(jù)上述分析，本文設(shè)計(jì)了如圖3-2所示的誤差放大器電路結(jié)構(gòu)。圖3-2本文設(shè)計(jì)的誤差放大器2.帶隙基準(zhǔn)源的設(shè)計(jì)根據(jù)第二章的分析，對(duì)LDO來(lái)說(shuō)，bandgap所產(chǎn)生的基準(zhǔn)參考電壓的溫度特性直接對(duì)LDO的溫度性能以及輸出的穩(wěn)定性有很大的關(guān)系。因此，設(shè)計(jì)一個(gè)能夠產(chǎn)生穩(wěn)定的基準(zhǔn)參考電壓的bandgap對(duì)于穩(wěn)壓器整體電路的實(shí)現(xiàn)有著重要作用，在此本文討論和設(shè)計(jì)的基準(zhǔn)源均是基于CMOS工藝的。2.1帶隙基準(zhǔn)源的原理基于CMOS工藝的基準(zhǔn)源一般采用“帶隙”技術(shù)來(lái)制造與工藝和溫度無(wú)關(guān)的電壓或電流。如圖3-3所示，帶隙基準(zhǔn)源的基本原理就是將一個(gè)與溫度負(fù)相關(guān)的電壓與一個(gè)和溫度正相關(guān)的電壓按一定的比例系數(shù)疊加，通過(guò)調(diào)節(jié)兩種電壓之間的比例系數(shù)來(lái)得到一個(gè)近似與溫度不相關(guān)的電壓。圖3-3帶隙基準(zhǔn)源基本原理圖其中的Vbe是CMOS工藝中的PNP管的射極-基極電壓，與溫度呈負(fù)相關(guān)，其系數(shù)大約是-1.5mV℃到-2mV℃。VT是熱電壓，其表達(dá)式為VT=kTq，因此熱電壓與溫度呈正相關(guān)，其系數(shù)大約為+本文采用的帶隙基準(zhǔn)源結(jié)構(gòu)為Banba[15]和Leung[16]提出的能在1V電壓下工作的低壓電阻分流型帶隙基準(zhǔn)源。圖中的電流I1為PTAT（Proportional-To-Absolute-Temperature）電流,它是由兩個(gè)三極管以及電阻R I1=VT圖3-4低壓電阻分流型帶隙基準(zhǔn)源結(jié)構(gòu)晶體管M1、M2和M3 I=I1+因此輸出的與溫度不相關(guān)的基準(zhǔn)參考電壓的計(jì)算式就可以寫(xiě)為： Vref=R3由上式可以看出，可以通過(guò)選擇合適的R1R0來(lái)對(duì)帶隙基準(zhǔn)源進(jìn)行溫度補(bǔ)償，同時(shí)，通過(guò)選擇合適的R3R對(duì)于帶隙基準(zhǔn)源來(lái)說(shuō)，其性能優(yōu)劣的判斷指標(biāo)主要有溫度系數(shù)（溫漂）、電源電壓抑制比（或電源電壓調(diào)整率）以及功耗。2.2本文所設(shè)計(jì)的帶隙基準(zhǔn)源根據(jù)上述的分析，本文所設(shè)計(jì)的帶隙基準(zhǔn)源結(jié)構(gòu)電路原理圖以及其中所包含的運(yùn)算放大器的電路原理圖如下所示。圖3-5本文所設(shè)計(jì)的帶隙基準(zhǔn)源結(jié)構(gòu)電路圖圖3-6本文所設(shè)計(jì)的帶隙基準(zhǔn)源的運(yùn)算放大器電路圖3.調(diào)整管及反饋電阻的設(shè)計(jì)3.1調(diào)整管根據(jù)第二章的簡(jiǎn)要介紹，LDO設(shè)計(jì)中的重要環(huán)節(jié)之一是調(diào)整管的設(shè)計(jì)。調(diào)整管的結(jié)構(gòu)尺寸關(guān)系到LDO中重要的指標(biāo)降低電壓的大小。通過(guò)對(duì)不同類(lèi)型的調(diào)整管結(jié)構(gòu)的選擇可以決定LDO是什么樣的類(lèi)型[17]。如圖所示為各種調(diào)整管的結(jié)構(gòu)。表3-1列出了他們的特性比較。圖3-7調(diào)整管的不同結(jié)構(gòu)圖表3-1調(diào)整管的特性的比較參數(shù)達(dá)林頓結(jié)構(gòu)NPNPNPNMOSPMOS輸出電流高高高中中靜態(tài)功率中中大小小降低電壓VVVVV速度快快慢中中首先，雙極型晶體管作為調(diào)整管主要采用的是NPN源跟隨器結(jié)構(gòu)和共射極橫向PNP管。雖然三極管具有較大的跨導(dǎo)使得在恒定的電源電壓下可以輸出較大的電流，但是由于電流是使三極管工作的條件信號(hào)，在大電流輸出的條件下，其基極電流也會(huì)很大。NPN管比橫向PNP管的功耗要低，且速度也較大。但在要求低壓差的情況下PNP管比NPN管更適合作為調(diào)整管。其次，電壓是使MOS管可以工作的信號(hào)，不需要電流，因此不會(huì)增加電路的功耗，并且這并不會(huì)對(duì)完成后的誤差放大器的輸出有所限制。但其跨導(dǎo)較小，輸出電流的能力較弱。綜合來(lái)說(shuō)，PMOS相比較于NMOS來(lái)說(shuō)更加適合作為低電壓功耗結(jié)構(gòu)時(shí)的調(diào)整管。最后，達(dá)林頓管由于降低電壓較大，所以逐漸退出了電路設(shè)計(jì)。綜上所述，本設(shè)計(jì)將使用合適尺寸大小的PMOS管作為調(diào)整管，這樣可以折衷使降低電壓、輸出電流速度和功耗都較好。3.2反饋電阻反饋電阻一般采用電阻分壓的結(jié)構(gòu)實(shí)現(xiàn)。其反饋電壓的表達(dá)式為： VFB=Vout因此在低功耗的情況下，要使得采樣電阻的阻值盡可能的大。然而過(guò)大的阻值會(huì)使得CMOS工藝下電阻占用的芯片面積較大。因此在設(shè)計(jì)時(shí)需要在面積和功耗做出適當(dāng)?shù)娜∩帷?.基于CMOS的低壓差線性穩(wěn)壓器的整體電路的設(shè)計(jì)圖3-8本文所設(shè)計(jì)的基于CMOS的低壓差線性穩(wěn)壓器基于以上對(duì)LDO各個(gè)模塊的分析與設(shè)計(jì)，本文設(shè)計(jì)了如圖3-8所示的基于CMOS的低壓差線性穩(wěn)壓器電路。其中的誤差放大器增益高、電源抑制比大，基準(zhǔn)源具有溫漂低、電源抑制比高的優(yōu)點(diǎn)。5.本章小結(jié)本章對(duì)各個(gè)低壓差線性穩(wěn)壓器模塊的原理與結(jié)構(gòu)進(jìn)行分析。并以此為基礎(chǔ)，通過(guò)對(duì)預(yù)設(shè)的參數(shù)指標(biāo)進(jìn)行分析，對(duì)各個(gè)電路模塊進(jìn)行了設(shè)計(jì)。接下來(lái)將對(duì)所設(shè)計(jì)的電路進(jìn)行仿真和測(cè)試，討論所設(shè)計(jì)的電路的指標(biāo)。

第四章基于CMOS的低壓差線性穩(wěn)壓器的仿真本文采用的是中芯國(guó)際的SMIC0.18μm1P6M工藝對(duì)低壓差線性穩(wěn)壓器進(jìn)行設(shè)計(jì)。設(shè)計(jì)了一款電源電壓3.3V，輸出電壓穩(wěn)定在2.5V的低壓差線性穩(wěn)壓器。使用Cadance對(duì)本設(shè)計(jì)進(jìn)行參數(shù)仿真，并對(duì)仿真結(jié)果進(jìn)行分析。1.誤差放大器的仿真由上文所述，LDO模塊中的誤差放大器模塊需要有較高的增益和電源抑制比，使得LDO的性能較好且輸出電壓保持穩(wěn)定。誤差放大器交流小信號(hào)及瞬態(tài)特性仿真小信號(hào)仿真電路圖如圖4-1所示，其小信號(hào)仿真結(jié)果曲線如圖4-2所示，瞬態(tài)仿真結(jié)果如圖4-3所示。圖4-1誤差放大器小信號(hào)仿真電路圖圖4-2小信號(hào)仿真曲線圖4-3瞬態(tài)特性仿真由圖4-2的仿真結(jié)果來(lái)看，本設(shè)計(jì)所設(shè)計(jì)的誤差放大器的增益為89.13dB，相位裕度為70.85deg。由仿真結(jié)果曲線可以看出，誤差放大器的輸出擺幅大約為1V。誤差放大器噪聲性能仿真誤差放大器的噪聲特性仿真電路圖如圖4-4所示，其仿真結(jié)果如圖4-5所示。圖4-4誤差放大器噪聲仿真電路圖圖4-5誤差放大器噪聲仿真曲線由圖4-5的仿真曲線可以看出，10kHz時(shí)的等效輸入噪聲為65.55nVHz。誤差放大器電源抑制比仿真誤差放大器的電源抑制比的定義為電源電壓的相對(duì)變化與輸出電壓的相對(duì)變化的比值，用PSRR表示。電源抑制比被用于表征在電源不穩(wěn)定時(shí)輸出保持穩(wěn)定的能力，PSRR越高，輸出電壓受電源的影響越小。因此我們希望誤差放大器的PSRR在一定的頻率范圍內(nèi)越大越好。本文設(shè)計(jì)的誤差放大器的PSRR仿真電路圖如4-6所示，仿真結(jié)果如圖4-7所示。圖4-6電源抑制比仿真電路圖圖4-7電源抑制比仿真曲線從圖4-7上可以讀出，在100kHz時(shí)，本文設(shè)計(jì)的誤差放大器的電源抑制比為54.75dB，在低頻時(shí)其電源抑制比接近90dB。誤差放大器共模抑制比仿真誤差放大器對(duì)差模信號(hào)增益與對(duì)共模信號(hào)增益的比值被定義為共模抑制比。為了抑制零點(diǎn)漂移，要求盡可能地使得共模抑制比越大越好，所以我們要盡可能地使共模增益越小越好，而差模增益越大越好。綜上所述，共模抑制比越大，電路性能就越優(yōu)良。如圖4-8為共模抑制比的仿真電路圖，圖4-9為共模抑制比的仿真結(jié)果曲線。圖4-8共模抑制比仿真電路圖圖4-9共模抑制比仿真結(jié)果曲線從圖4-9上可以得出，在100kHz時(shí)的共模抑制比的值為103.2dB。在1MHz時(shí)共模抑制比開(kāi)始下降，在低頻時(shí)共模抑制比基本保持在108dB左右。2.帶隙基準(zhǔn)源的仿真帶隙基準(zhǔn)電路含有運(yùn)算放大器以及基準(zhǔn)產(chǎn)生電路，下面我們分別對(duì)這兩個(gè)部分進(jìn)行仿真說(shuō)明。2.1運(yùn)算放大器仿真由前述，運(yùn)算放大器的性能影響著帶隙基準(zhǔn)源的性能，其仿真方式和參數(shù)指標(biāo)與誤差放大器相同。本設(shè)計(jì)將開(kāi)啟電路也一并設(shè)計(jì)到運(yùn)算放大器電路中去。開(kāi)啟電路仿真開(kāi)啟電路的開(kāi)啟仿真結(jié)果如圖4-10所示。圖4-10電路開(kāi)啟特性仿真結(jié)果由圖可以看出，當(dāng)電源電壓處于正常電壓3.3V時(shí)，電路的電流穩(wěn)定在12.21μA。在電源電壓上升過(guò)程中達(dá)到1.5V時(shí)，電路電流在幾微秒內(nèi)迅速降低并保持在正常工作的電流值左右，誤差不超過(guò)2個(gè)微安。因此可以視為當(dāng)電源電壓提升至正常工作值的50%時(shí)，電路即可正常開(kāi)啟。運(yùn)算放大器小信號(hào)及瞬態(tài)仿真小信號(hào)仿真電路圖如圖4-11所示，其小信號(hào)仿真結(jié)果如圖4-12所示，瞬態(tài)仿真結(jié)果如圖4-13所示。圖4-11運(yùn)算放大器小信號(hào)仿真電路圖圖4-12運(yùn)算放大器小信號(hào)仿真結(jié)果曲線圖4-13運(yùn)算放大器瞬態(tài)仿真曲線由圖4-12的仿真結(jié)果來(lái)看，本設(shè)計(jì)所設(shè)計(jì)的運(yùn)算放大器的增益為102.5dB，相位裕度為64deg。由仿真結(jié)果圖4-13可以看出，運(yùn)算放大器的輸出擺幅大約為0.3V運(yùn)算放大器噪聲仿真如圖3-14為運(yùn)算放大器的噪聲仿真電路圖，圖3-15為運(yùn)算放大器的噪聲仿真結(jié)果。圖3-14運(yùn)算放大器噪聲仿真電路圖圖3-15運(yùn)算放大器噪聲仿真曲線從圖3-15曲線可以看出，在10kHz下運(yùn)算放大器的輸入噪聲為73.14nVHz。在100kHz時(shí)運(yùn)算放大器的輸入噪聲為28.2nV運(yùn)算放大器電源抑制比仿真與前述相同，本文設(shè)計(jì)的運(yùn)算放大器的電源抑制比仿真電路如圖4-16，如圖4-17為電源抑制比仿真結(jié)果曲線。圖4-16運(yùn)算放大器電源抑制比仿真電路圖圖4-17運(yùn)算放大器電源抑制比仿真曲線從圖4-17上可以讀出，在100kHz時(shí)，本文設(shè)計(jì)的運(yùn)算放大器的電源抑制比為79.38dB，在低頻時(shí)（低于10kHz）其電源抑制比高于100dB。運(yùn)算放大器共模抑制比仿真如圖4-18為共模抑制比的仿真電路圖，圖4-19為共模抑制比的仿真結(jié)果曲線。圖4-18共模抑制比仿真電路圖圖4-19共模抑制比仿真結(jié)果曲線從圖4-19可知，在100kHz時(shí)，運(yùn)算放大器的共模抑制比為73.66dB。在低頻時(shí)（低于10kHz）其共模抑制比高于100dB。2.2低壓電阻分流型帶隙基準(zhǔn)源仿真帶隙基準(zhǔn)源主要對(duì)溫度特性以及電源抑制比（或電壓調(diào)整率）進(jìn)行仿真分析，以此來(lái)確定電阻阻值。在本設(shè)計(jì)中，兩組三極管數(shù)量之比為8。電阻變量仿真如圖4-20為理想狀態(tài)下以三極管串聯(lián)電阻為變量所得到的一系列溫度曲線。圖4-21為對(duì)電阻進(jìn)行優(yōu)化后所得到的結(jié)果。圖4-20理想狀態(tài)不同串聯(lián)電阻下的溫度曲線圖4-21理想狀態(tài)對(duì)溫漂優(yōu)化結(jié)果由圖4-20可知，固定并聯(lián)分壓電阻為330kΩ，當(dāng)串聯(lián)電阻為37.2kΩ時(shí)，電路的溫度曲線接近水平，近似可以視為輸出電壓具有零溫度系數(shù)。之后以分壓電阻和串聯(lián)電阻為變量對(duì)溫漂進(jìn)行優(yōu)化，最終可以得出理想狀態(tài)下分壓電阻為329.1kΩ，串聯(lián)電阻為37.16kΩ時(shí)，溫漂具有最小值5.377ppm℃。圖4-22為采用實(shí)際工藝下的串聯(lián)電阻的寬長(zhǎng)比為變量所得到的一系列溫度曲線。圖4-23為對(duì)這種情況下以電阻寬長(zhǎng)比為變量進(jìn)行優(yōu)化后所得到的結(jié)果。圖4-22實(shí)際工藝下的一系列溫度曲線圖4-23實(shí)際工藝下的優(yōu)化結(jié)果由圖4-22可以看出，固定電阻寬度為2μm，當(dāng)長(zhǎng)為20.61μm時(shí)，可以視為此時(shí)輸出電壓具有零溫度系數(shù)。如圖4-23所示，再進(jìn)一步對(duì)電阻進(jìn)行優(yōu)化，最終可以得出實(shí)際工藝下分壓電阻為寬長(zhǎng)比為2μ25.18μ（s：32），串聯(lián)電阻為2μ20.63μ（s：3）時(shí)，溫漂具有最小值4.377ppm℃。溫度系數(shù)仿真由圖4-24所示為L(zhǎng)DO的基準(zhǔn)產(chǎn)生電路輸出電壓的溫度特性仿真曲線，圖4-25為帶隙基準(zhǔn)源溫度特性仿真曲線圖。溫度系數(shù)反映了輸出電壓隨溫度變化的情況，其系數(shù)越小，輸出信號(hào)就越不容易受到溫度的干擾，帶隙基準(zhǔn)源的性能就越優(yōu)良。其計(jì)算公式為： TCF=Vmax圖4-24輸出電壓溫度特性曲線圖4-25溫度特性曲線仿真電路圖從圖中可以看出，在溫度從-50℃到125℃的變化范圍之內(nèi)，輸出電壓受溫度的影響變化范圍約為0.3mV，相較于輸出電壓的大小可忽略?？山埔暈槠錅囟认禂?shù)為零。最終計(jì)算得本文設(shè)計(jì)的帶隙基準(zhǔn)源的溫漂為4.377ppm℃。電源抑制比仿真如圖4-26為帶隙基準(zhǔn)源的電源抑制比仿真電路圖，圖4-27所示為本文所設(shè)計(jì)的bandgap電源抑制比仿真曲線。圖4-26帶隙基準(zhǔn)源電源抑制比仿真電路圖圖4-27電源抑制比仿真曲線帶隙基準(zhǔn)源的電源抑制比定義為帶隙基準(zhǔn)源對(duì)于輸入波紋的抑制能力。正常工作時(shí)，帶隙基準(zhǔn)源的電源增益為0，因此帶隙基準(zhǔn)源的電源抑制比為電源電壓為交流小信號(hào)時(shí)的電路增益。因此由圖4-27可知，本文所設(shè)計(jì)的帶隙基準(zhǔn)源在100kHz時(shí)約為-60dB，在低頻時(shí)（低于10kHz）在-80dB以上。3.低壓差線性穩(wěn)壓器電路整體仿真根據(jù)以上對(duì)各個(gè)模塊的設(shè)計(jì)與分析，對(duì)最后設(shè)計(jì)的低壓差線性穩(wěn)壓器進(jìn)行溫度特性、電源抑制比、降低電壓以及線性調(diào)整率等參數(shù)的仿真。降低電壓如圖4-28所示為本文所設(shè)計(jì)的穩(wěn)壓器的靜態(tài)特性的仿真電路原理圖，可用于仿真降低電壓、線性調(diào)整率以及溫度特性。圖4-29為L(zhǎng)DO的降低電壓仿真結(jié)果曲線。圖4-28LDO靜態(tài)特性仿真電路圖圖4-29LDO降低電壓仿真結(jié)果曲線由圖4-29所示，輸入電壓從零到10V，LDO在輸入達(dá)到3.5V以上時(shí)可以正常工作，此時(shí)的輸出電壓可以近似穩(wěn)定在2.5V。這表明本文所設(shè)計(jì)的LDO可以使輸出信號(hào)穩(wěn)定在2.5V左右。且可以看出穩(wěn)定輸出時(shí)與輸入電壓之間的最小壓差為1V。滿足預(yù)期的設(shè)計(jì)要求。線性調(diào)整率如圖4-30所示為L(zhǎng)DO的線性調(diào)整率的仿真結(jié)果曲線。圖4-30LDO線性調(diào)整率仿真曲線圖4-30中最上方的曲線為輸出電壓隨輸入電壓變化曲線，第二條曲線是LDO的輸入信號(hào)曲線，最下方是輸出曲線的導(dǎo)數(shù)與輸入曲線導(dǎo)數(shù)的比值。根據(jù)線性調(diào)整率的定義式SL=?Vout?VIN，仿真結(jié)果最下方的曲線為線性調(diào)整率曲線?？梢钥闯?，當(dāng)LDO穩(wěn)定工作在正常狀態(tài)下時(shí)，即輸出信號(hào)能夠穩(wěn)定保持在2.5V時(shí)，線性調(diào)整率約保持在0.4539。之后很快穩(wěn)定在0電源抑制比圖4-31所示為L(zhǎng)DO的PSRR仿真電路原理圖，圖4-32為本文所設(shè)計(jì)的LDO的PSRR的仿真特性曲線。對(duì)于LDO的電源抑制比，是用于電路對(duì)于輸入信號(hào)噪聲的抑制能力的大小的一個(gè)值。LDO的電源抑制比指的是輸出信號(hào)與輸入信號(hào)在一個(gè)頻率范圍內(nèi)的比值，其公式為： PSRR=Vo_rippleVi_ripple圖4-31LDO電源抑制比仿真電路圖圖4-32電源抑制比仿真曲線如圖4-32所示最上方曲線為L(zhǎng)DO的輸入小信號(hào)時(shí)的處理能力，第二條曲線為理想的正常工作狀態(tài)下LDO的輸入輸出的增益，最后一條曲線為L(zhǎng)DO的輸出信號(hào)增益與輸入信號(hào)增益比值曲線?？梢钥闯鲈?0MHz時(shí)其增益為最大值-35.34dB。在低頻時(shí)（小于10kHz），其增益小于-41.35dB。溫度特性圖4-33為L(zhǎng)DO的溫度特性曲線，圖4-34為L(zhǎng)DO的ppm的測(cè)量值。圖4-33LDO的溫度特性曲線圖4-34LDO的ppm測(cè)量值如圖4-33所示，在溫度從-50到125℃的變化范圍之內(nèi)輸出信號(hào)的變化范圍小于2mV。相對(duì)于輸出電壓2.5V其變化范圍來(lái)說(shuō)變化不大，因此可以視為其輸出電壓對(duì)溫度的變化不敏感。由圖3-34可以看出本文所設(shè)計(jì)的LDO的溫漂為4.282ppm℃4.本章小結(jié)本章采用Cadence對(duì)本文所設(shè)計(jì)的LDO的各模塊以及整體進(jìn)行參數(shù)仿真，最終經(jīng)驗(yàn)證本文所設(shè)計(jì)的EA具有較高的增益，帶隙基準(zhǔn)源近似近似可以看做與溫度無(wú)關(guān)。所設(shè)計(jì)的LDO能夠較為穩(wěn)定的輸出2.5V電壓信號(hào)，降低電壓Vdropout=1V，電源抑制比小于35.34dB，溫漂為4.282ppm℃，線性調(diào)整率約為20第五章基于CMOS的低壓差線性穩(wěn)壓器版圖設(shè)計(jì)CMOS集成電路的版圖設(shè)計(jì)是對(duì)設(shè)計(jì)電路的物理實(shí)現(xiàn)，是電路設(shè)計(jì)的最后一步也是較為關(guān)鍵的一步。版圖設(shè)計(jì)的好壞不僅直接關(guān)系到設(shè)計(jì)電路結(jié)構(gòu)所要求的功能以及性能的實(shí)現(xiàn)，也對(duì)電路的各項(xiàng)性能及后續(xù)的生產(chǎn)有很大程度的影響。1.版圖介紹1.1MOS管的版圖如圖5-1所示為PMOS和NMOS管的版圖。圖5-1PMOS（右圖）和NMOS（左圖）版圖在版圖中，MOS晶體管是由多晶硅（Polysilicon）跨過(guò)有源區(qū)形成的。共包括：NW（N阱）；SP（P+注入）；AA（有源區(qū)）；Poly（柵）；M1（金屬）；CT（過(guò)孔）。多晶硅為MOS管的柵極，有源區(qū)跨過(guò)的金屬層有源區(qū)兩側(cè)分別為源極（s）和漏極（d）。對(duì)于PMOS而言，由于電路版圖整體是做在P型的硅片上，因此PMOS需要單獨(dú)制作一個(gè)n阱。將MOS管的s、d、g、b四極用金屬連線引出就可以與其他元件相連接，其中柵極（g）和襯底（b）需要使用過(guò)孔使得多晶硅和襯底與金屬線相連。關(guān)于過(guò)孔詳見(jiàn)本章本節(jié)第5小節(jié)。1.2電阻的版圖例圖5-2是本文所采用的的工藝下電阻的版圖。圖5-2電阻的版圖CMOS工藝中有許多不同工藝不同材料來(lái)制作的電阻，這些電阻具有不同的特性，因此這些電阻之間具有較大的差別，因此電路所需的電阻的類(lèi)型需要根據(jù)實(shí)際性能的需要進(jìn)行選擇。在這里我們選擇的是P型高阻硅（rhrpo）。通過(guò)修改電阻的寬度（W）和長(zhǎng)度（L）來(lái)修改電阻的阻值。1.3電容的版圖如圖5-3所示為（MIM）金屬-氧化物-金屬電容。CMOS工藝中的MIM電容是由過(guò)孔、兩側(cè)極板，介質(zhì)層以及氧化層組成的。其中兩極板采用的是高層的金屬（第六層），這樣會(huì)使得底板的寄生電容較小，電容的性能較好。圖5-3MIM電容版圖1.4三極管的版圖如圖5-4為npn型三極管，圖5-5為pnp型三極管。圖5-4npn型三極管版圖圖5-5pnp型三極管三極管與MOS管相同都是有源器件。三極管的制作工藝是首先做一層襯底，之后在襯底上淀積或擴(kuò)散與襯底不同的另一種類(lèi)型的雜質(zhì)區(qū)域，最后再注入或擴(kuò)散與襯底相同雜質(zhì)的重?fù)诫s區(qū)，因此對(duì)于npn型的三極管需要額外做一個(gè)n阱。對(duì)于pnp型三極管，從內(nèi)到外的三個(gè)外延金屬層分別是三極管的發(fā)射極（e）、基極（b）、集電極（c），可以通過(guò)過(guò)孔和金屬連線外引與其他器件相連。其主要的參數(shù)有基區(qū)寬度WB和B1.5過(guò)孔的版圖圖5-6過(guò)孔版圖如圖5-6為過(guò)孔的版圖，分別用于連接各層金屬以及金屬和多晶硅、金屬和襯底。2.誤差放大器版圖布局2.1誤差放大器版圖圖5-7誤差放大器版圖如圖5-7為誤差放大器電路的版圖。在繪制版圖時(shí)必須保證差分對(duì)管的對(duì)稱(chēng)以及遠(yuǎn)離其他的器件。同時(shí)對(duì)電路通過(guò)增加dummy器件減小工藝對(duì)實(shí)際器件的影響。2.2誤差放大器版圖物理驗(yàn)證對(duì)于已設(shè)計(jì)好的版圖要進(jìn)行電路圖版圖一致性檢查（LVS-LayoutVsSchematic）和設(shè)計(jì)規(guī)則檢查（DRC-DesignRuleCheck）。如圖5-8為誤差放大器的LVS檢查結(jié)果，圖5-9為本文所設(shè)計(jì)的EA的DRC檢查結(jié)果。圖5-8誤差放大器LVS檢查結(jié)果圖5-9誤差放大器DRC檢查結(jié)果LVS檢查主要是檢查版圖連接是否正確，輸入輸出端口是否與原理圖一致以及版圖元件參數(shù)與電路原理圖是否一致。此外，LVS檢查還可以檢查出電路原理圖中沒(méi)有出現(xiàn)的元件以及錯(cuò)誤的節(jié)點(diǎn)。DRC檢查主要是檢查版圖中的過(guò)孔、元件之間的位置、走線線寬、走線間距等是否符合工藝庫(kù)的生產(chǎn)工藝規(guī)則。這就要求在繪制版圖時(shí)要求金屬互聯(lián)要嚴(yán)絲合縫，同層金屬線間保持合理線寬。一般情況下，電路檢查先進(jìn)行LVS檢查再進(jìn)行DRC檢查，之后反復(fù)幾次，保證電路合乎規(guī)則。3.帶隙基準(zhǔn)源版圖布局3.1運(yùn)算放大器版圖圖5-10運(yùn)算放大器版圖如圖5-10為運(yùn)算放大器的版圖，電路中包含開(kāi)啟電路，運(yùn)算放大器的性能對(duì)于帶隙基準(zhǔn)源的性能有很大的影響，因此在考慮面積的同時(shí)，應(yīng)盡量使差分對(duì)管保持對(duì)稱(chēng)。3.2運(yùn)算放大器版圖物理驗(yàn)證圖5-11運(yùn)算放大器LVS檢查結(jié)果圖5-12運(yùn)算放大器DRC檢查結(jié)果如圖5-11與圖5-12所示，本文設(shè)計(jì)的誤差放大器電路滿足設(shè)計(jì)工藝規(guī)則以及電路原理圖。3.3帶隙基準(zhǔn)源版圖圖5-13帶隙基準(zhǔn)源版圖如圖5-13為帶隙基準(zhǔn)源的版圖，其中最重要的就是pnp三極管陣列以及電阻。為了使得輸出的基準(zhǔn)電壓近似與溫度呈現(xiàn)不相關(guān)，這就要求三極管需要采用嚴(yán)格對(duì)稱(chēng)的九宮格形式進(jìn)行排列。3.4帶隙基準(zhǔn)源版圖物理驗(yàn)證圖5-14帶隙基準(zhǔn)源LVS檢查結(jié)果圖5-15帶隙基準(zhǔn)源DRC檢查結(jié)果如圖5-14以及圖5-15所示本文所繪制的帶隙基準(zhǔn)源符合電路原理及工藝制造規(guī)則。4.低壓差線性穩(wěn)壓器整體布局4.1低壓差線性穩(wěn)壓器版圖圖5-16低壓差線性穩(wěn)壓器低壓差線性穩(wěn)壓器電路中除了誤差放大器以及帶隙基準(zhǔn)源外還需要調(diào)整管以及電阻反饋網(wǎng)絡(luò)。由于LDO相對(duì)于其他穩(wěn)壓結(jié)構(gòu)的輸入輸出的走線電壓都比較高，因此調(diào)整管與電源的走線需要很寬，并且盡可能的短。4.2低壓差線性穩(wěn)壓器版圖物理驗(yàn)證圖5-17低壓差線性穩(wěn)壓器LVS檢查圖5-18低壓差線性穩(wěn)壓器DRC檢查如圖5-17以及圖5-18所示，本文所繪制的低壓差線性穩(wěn)壓器的版圖布局與電路原理圖相符合以及符合工藝庫(kù)的工藝制造規(guī)則。5.版圖寄生參數(shù)提取及后仿真分析在版圖設(shè)計(jì)完成并進(jìn)行檢查驗(yàn)證之后，利用Calibre對(duì)本文所繪制好的版圖進(jìn)行版圖的寄生電容和電阻的提取，之后利用提取到的結(jié)果生成一個(gè)帶寄生信息的新網(wǎng)表，最后通過(guò)新網(wǎng)表完成電路的后仿真。其仿真結(jié)果如下所示。圖5-19低壓差線性穩(wěn)壓器降低電壓后仿真如圖5-19所示為低壓差帶隙基準(zhǔn)源的降低電壓后仿真，根據(jù)上圖仿真結(jié)果曲線表明本文所設(shè)計(jì)的LDO的降低電壓在正常工作的情況下可以穩(wěn)定保持在2.3V附近。圖5-20低壓差線性穩(wěn)壓器溫度特性曲線后仿真圖5-21低壓差線性穩(wěn)壓器溫漂后仿真如圖5-20與5-21所示為低壓差線性穩(wěn)壓器的溫度特性后仿真，可以看出相對(duì)前仿，常溫下的穩(wěn)定輸出電壓變?yōu)榱?.31V，溫漂為6.72ppm℃。圖5-22低壓差線性穩(wěn)壓器電源抑制比后仿真如圖5-22所示，本文設(shè)計(jì)的LDO的電源抑制比可以保證在1G的頻率范圍內(nèi)最高不會(huì)超過(guò)-33dB，在低頻時(shí)（小于10kHz），PSRR可以穩(wěn)定保持小于-57.42dB。圖5-23低壓差線性穩(wěn)壓器線性調(diào)整率后仿真如圖5-23所示，在電路開(kāi)啟并且穩(wěn)定輸出后，LDO的線性調(diào)整率可以穩(wěn)定保持在0.02附近。綜上可見(jiàn)，受到版圖的寄生參數(shù)的影響，本文所設(shè)計(jì)的基于CMOS的LDO的各項(xiàng)性能均受寄生參數(shù)的影響有所下降。但總體保持在可容忍的范圍之內(nèi)。6.本章小結(jié)模擬集成電路設(shè)計(jì)的版圖的好壞以及器件擺放合理與否直接關(guān)乎著電路的整體性能是否優(yōu)良。本文對(duì)LDO的版圖的設(shè)計(jì)符合實(shí)際的工藝設(shè)計(jì)規(guī)則，同時(shí)也考慮了版圖的面積等其他參數(shù)。為將來(lái)的優(yōu)化以及后續(xù)的流片生產(chǎn)提供了技術(shù)基礎(chǔ)。第六章結(jié)果及展望1.結(jié)論本文所設(shè)計(jì)的低壓差線性穩(wěn)壓器主要采用中芯國(guó)際的SMIC0.18μmCMOS1P6M工藝設(shè)計(jì)完成，并使用相關(guān)軟件工具對(duì)本文所設(shè)計(jì)好的電路結(jié)構(gòu)進(jìn)行仿真，完成電路原理圖的版圖繪制以及提取完寄生參數(shù)生成新的網(wǎng)表后的仿真驗(yàn)證[18]。得到如下的成果。（1）完成LDO電路中的EA模塊的設(shè)計(jì)與仿真。通過(guò)對(duì)EA進(jìn)行前期器件尺寸的計(jì)算，結(jié)構(gòu)原理圖的確定與繪制，電路性能等參數(shù)的模擬仿真以及器件尺寸的優(yōu)化。最終得到的EA的增益可以達(dá)到89.13dB，在此增益下的相位裕度為70.85deg。10kHz時(shí)的等效輸入噪聲為65.55nVHz。在100kHz高頻時(shí)，所設(shè)計(jì)的EA電源抑制比穩(wěn)定保持在54.75dB，在較低頻率時(shí)所設(shè)計(jì)的EA電源抑制比接近90dB。在100kHz時(shí)的共模抑制比的值為103.2dB。在1MHz時(shí)共模抑制比開(kāi)始下降，在較低的頻率時(shí)本文設(shè)計(jì)的EA共模抑制比基本可以穩(wěn)定在108dB（2）完成了帶隙基準(zhǔn)源的原理圖設(shè)計(jì)與整體性能的仿真，通過(guò)對(duì)帶隙基準(zhǔn)源進(jìn)行前期器件尺寸的推算，原理圖的確定與繪制，性能參數(shù)模擬仿真和器件尺寸結(jié)構(gòu)的優(yōu)化。最終得到帶隙基準(zhǔn)源的輸出基準(zhǔn)電壓為367.32mV，溫漂為4.377ppm℃。電源抑制比在100kHz時(shí)約為-60dB，在低頻時(shí)（低于10kHz）在-80dB（3）完成了LDO的整體電路的選型與器件尺寸參數(shù)的設(shè)計(jì)、前仿真、版圖繪制和寄生參數(shù)提取后的仿真。版圖設(shè)計(jì)規(guī)整，寄生參數(shù)提取后的后仿達(dá)到預(yù)期的目標(biāo)。2.未來(lái)展望（1）本文所設(shè)計(jì)的低壓差線性穩(wěn)壓器可以進(jìn)一步對(duì)版圖進(jìn)行優(yōu)化；（2）本文所設(shè)計(jì)的低壓差線性穩(wěn)壓器對(duì)誤差放大器到調(diào)整管之間沒(méi)有增添緩沖級(jí)，在后續(xù)中可以考慮加入緩沖