2025年大二（計(jì)算機(jī)科學(xué)與技術(shù)）計(jì)算機(jī)組成原理試題

（考試時間：90分鐘滿分100分）班級______姓名______第I卷（選擇題，共40分）答題要求：本卷共20小題，每小題2分。在每小題給出的四個選項(xiàng)中，只有一項(xiàng)是符合題目要求的。請將正確答案填寫在題目后的括號內(nèi)。1.馮·諾依曼計(jì)算機(jī)中指令和數(shù)據(jù)均以二進(jìn)制形式存放在存儲器中，CPU區(qū)分它們的依據(jù)是（）A.指令操作碼的譯碼結(jié)果B.指令和數(shù)據(jù)的尋址方式C.指令周期的不同階段D.指令和數(shù)據(jù)所在的存儲單元2.某計(jì)算機(jī)字長為32位，按字節(jié)編址，采用小端方式存放數(shù)據(jù)。若地址為4000H的存儲單元中存放的數(shù)據(jù)為41424344H，則地址為4002H的存儲單元中存放的數(shù)據(jù)是（）A.41HB.42HC.43HD.44H3.某計(jì)算機(jī)的Cache共有16塊，采用2路組相聯(lián)映射方式（即每組2塊）。每個主存塊大小為32字節(jié)，按字節(jié)編址。主存129號單元所在主存塊應(yīng)裝入到Cache的組號是（）A.0B.2C.4D.64.下列關(guān)于指令流水線數(shù)據(jù)通路的描述中，錯誤的是（）A.包含生成控制信號的控制部件B.包含算術(shù)邏輯運(yùn)算部件（ALU）C.包含通用寄存器組和取指部件D.由組合邏輯電路和時序邏輯電路組合而成5.某計(jì)算機(jī)主頻為1.2GHz，其指令分為4類，它們在基準(zhǔn)程序中所占比例及CPI如下表所示。|指令類型|所占比例|CPI||----|----|----||A|50%|2||B|20%|3||C|15%|4||D|15%|5|該機(jī)的MIPS數(shù)是（）A.100B.200C.400D.6006.假定編譯器對高級語言的某條語句可以編譯生成兩種不同的指令序列，A、B和C三類指令的CPI和執(zhí)行兩種不同序列所含的三類指令條數(shù)見下表。|指令序列|A類指令條數(shù)|B類指令條數(shù)|C類指令條數(shù)||----|----|----|----||I|4|2|2||II|2|4|4|已知A、B、C三類指令的CPI分別為1、2、3，則以下說法正確的是（）A.序列I的執(zhí)行時間比序列II短B.序列I的執(zhí)行時間比序列II長C.兩個序列的執(zhí)行時間一樣長D.無法確定兩個序列的執(zhí)行時間長短7.某計(jì)算機(jī)有16個通用寄存器，采用32位定長指令字，操作碼字段（含尋址方式位）為8位，Store指令的源操作數(shù)和目的操作數(shù)分別采用寄存器直接尋址和寄存器間接尋址方式。該Store指令中偏移量字段的位數(shù)至少是（）A.3B.4C.5D.68.某計(jì)算機(jī)采用微程序控制器，共有32條指令，公共的取指令微程序包含2條微指令，各指令對應(yīng)的微程序平均由4條微指令組成，采用斷定法（下地址字段法）確定下條微指令的地址，則微指令中下地址字段的位數(shù)至少是（）A.5B.6C.8D.99.下列關(guān)于總線的描述中，正確的是（）A.總線帶寬即總線數(shù)據(jù)傳輸率，是指單位時間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)B.總線帶寬與總線工作頻率無關(guān)C.總線帶寬與總線數(shù)據(jù)線寬度無關(guān)D.總線帶寬與總線工作頻率和數(shù)據(jù)線寬度均無關(guān)10.下列關(guān)于中斷系統(tǒng)的描述中，錯誤的是（）A.中斷向量地址是中斷服務(wù)程序的入口地址B.中斷向量表是存放中斷向量地址的內(nèi)存區(qū)域C.中斷服務(wù)程序的入口地址由中斷向量地址指出D.中斷向量地址由硬件自動生成11.某計(jì)算機(jī)系統(tǒng)中，假定硬盤以中斷方式與處理器進(jìn)行數(shù)據(jù)傳輸，以16位為傳輸單位，傳輸率為50KB/s，每次傳輸?shù)拈_銷（包括中斷）為100個CPU時鐘，處理器的主頻為50MHz，則硬盤數(shù)據(jù)傳輸時占處理器時間的比例是（）A.10%B.5%C.0.5%D.0.1%12.下列關(guān)于計(jì)算機(jī)存儲系統(tǒng)的描述中，正確的是（）A.存儲系統(tǒng)分為主存和輔存，主存速度快，容量??；輔存速度慢，容量大B.Cache的功能全部由硬件實(shí)現(xiàn)C.虛擬存儲器是主存和Cache的結(jié)合D.主存和輔存之間的數(shù)據(jù)交換由CPU控制13.某計(jì)算機(jī)主存容量為64KB，其中ROM區(qū)為4KB，其余為RAM區(qū)，按字節(jié)編址?，F(xiàn)要用2K×8位的ROM芯片和4K×4位的RAM芯片來設(shè)計(jì)該存儲器，則需要上述規(guī)格的ROM芯片數(shù)和RAM芯片數(shù)分別是（）A.1、15B.2、15C.1、30D.2、3014.某計(jì)算機(jī)采用4體交叉存儲器，假定在存儲器總線上出現(xiàn)的主存地址（十進(jìn)制）序列為8005，8006，8007，8008，8009，8010，8011，8012，8013，8014，8015，且存儲周期為400ns，則該存儲器的帶寬是（）A.5MB/sB.10MB/sC.20MB/sD.40MB/s15.下列關(guān)于I/O設(shè)備的描述中，錯誤的是（）A.I/O設(shè)備的編址方式有統(tǒng)一編址和獨(dú)立編址兩種B.統(tǒng)一編址方式下，I/O端口地址和主存地址統(tǒng)一在一個地址空間C.獨(dú)立編址方式下，CPU需要設(shè)置專門的I/O指令來訪問I/O端口D.采用統(tǒng)一編址方式時，I/O端口地址占用主存地址空間的一部分16.某計(jì)算機(jī)的I/O設(shè)備采用異步串行通信方式，字符格式為：1位起始位、7位數(shù)據(jù)位、1位校驗(yàn)位、1位停止位。若要求每秒傳送480個字符，則該設(shè)備的數(shù)據(jù)傳輸率為（）A.480b/sB.4800b/sC.5760b/sD.6120b/s17.下列關(guān)于DMA方式的數(shù)據(jù)傳輸過程的描述中，正確的是（）A.DMA方式的數(shù)據(jù)傳輸過程中，CPU處于等待狀態(tài)B.DMA方式的數(shù)據(jù)傳輸過程中，CPU可以進(jìn)行其他工作C.DMA方式的數(shù)據(jù)傳輸過程中，主存和I/O設(shè)備之間的數(shù)據(jù)傳輸直接由CPU控制D.DMA方式的數(shù)據(jù)傳輸過程中，主存和I/O設(shè)備之間的數(shù)據(jù)傳輸不需要經(jīng)過總線18.某計(jì)算機(jī)系統(tǒng)中，若中斷請求的響應(yīng)和處理時間為100ns，每400ns發(fā)出一次中斷請求，中斷響應(yīng)所允許的最長延遲時間為50ns，則在該系統(tǒng)中CPU用于中斷的開銷所占的比例是（）A.25%B.20%C.16.67%D.12.5%19.下列關(guān)于虛擬存儲器的描述中，錯誤的是（）A.虛擬存儲器是基于程序的局部性原理設(shè)計(jì)的B.虛擬存儲器的容量由計(jì)算機(jī)的地址結(jié)構(gòu)決定C.虛擬存儲器的實(shí)現(xiàn)需要硬件和軟件的配合D.虛擬存儲器的頁面大小是固定不變的20.某計(jì)算機(jī)的指令流水線由4個功能段組成，指令流經(jīng)各功能段的時間（忽略各功能段之間的緩存時間）分別為90ns、80ns、70ns和60ns，則該流水線的最大吞吐率為（）A.1/90nsB.1/80nsC.1/70nsD.1/60ns第II卷（非選擇題，共60分）答題要求：本卷共5小題，每小題12分。請根據(jù)題目要求，回答問題，答案應(yīng)簡潔明了，條理清晰。1.簡述計(jì)算機(jī)組成原理中指令周期、機(jī)器周期和時鐘周期的概念及相互關(guān)系。2.某計(jì)算機(jī)的Cache采用直接映射方式，主存容量為256KB，Cache容量為16KB，每塊大小為32字節(jié)。請計(jì)算主存地址為0x123456的單元映射到Cache中的地址。3.說明計(jì)算機(jī)中控制單元的功能和組成部分，并闡述其在指令執(zhí)行過程中的作用。4.材料：某計(jì)算機(jī)系統(tǒng)中，主存容量為1GB，按字節(jié)編址。Cache采用組相聯(lián)映射方式，每組4塊，每塊大小為64字節(jié)。主存地址格式為：主存地址=區(qū)號+組號+塊號+塊內(nèi)地址。假設(shè)主存地址為0x345678，試計(jì)算該地址對應(yīng)的區(qū)號、組號、塊號和塊內(nèi)地址。5.材料：某計(jì)算機(jī)指令系統(tǒng)中有一條加法指令“ADDR1,R2,R3”，其功能是將寄存器R2和R3中的內(nèi)容相加，結(jié)果存放在寄存器R1中。假設(shè)該指令在指令流水線中執(zhí)行，流水線由取指、譯碼、執(zhí)行、訪存、寫回5個功能段組成，每個功能段的執(zhí)行時