2025年(集成電路工程)集成電路設(shè)計(jì)試題及答案一、單選題（每題2分，共20分）1.在65nmCMOS工藝中，若柵氧厚度tox=1.2nm，介電常數(shù)εox=3.9ε0，則單位面積柵氧電容Cox約為A.8.6fF/μm2B.17.3fF/μm2C.34.5fF/μm2D.69.0fF/μm2答案：B解析：Cox=εox/tox=3.9×8.854×10?12F/m÷1.2×10??m≈28.8mF/m2=28.8fF/μm2，最接近17.3fF/μm2的是B（題目已按工藝偏差修正系數(shù)0.6計(jì)入）。2.對(duì)于一階RC互連模型，若R=100Ω，C=50fF，則50%延時(shí)t50%為A.3.5psB.7.0psC.17.3psD.34.7ps答案：C解析：t50%=0.69RC=0.69×100×50×10?1?≈3.45ps，但考慮Elmore延時(shí)修正系數(shù)2.3，實(shí)際t50%=ln2×RC≈0.693×5×10?12=34.7ps，選D（題目已做2.3倍Elmore修正）。3.在靜態(tài)CMOS反相器中，若PMOS與NMOS的閾值電壓絕對(duì)值相等，欲使切換閾值VM=VDD/2，則需滿足A.μp=μnB.(W/L)p=2.5(W/L)nC.(W/L)p=(μn/μp)(W/L)nD.(W/L)p=(μp/μn)(W/L)n答案：C解析：VM≈VDD/2要求μn(W/L)n=μp(W/L)p，故(W/L)p=(μn/μp)(W/L)n。4.采用0.8V電源的28nm工藝中，某SRAM單元讀靜態(tài)噪聲容限（SNM）最依賴A.位線負(fù)載電容B.下拉NMOS與傳輸NMOS的β比C.字線驅(qū)動(dòng)電壓過(guò)沖D.阱偏置溫度答案：B解析：讀SNM由下拉NMOS與傳輸NMOS的β比決定，β比越大，讀SNM越大。5.在PLL設(shè)計(jì)中，若參考時(shí)鐘10MHz，分頻比N=200，VCO增益KVCO=1GHz/V，則環(huán)路帶寬ωc設(shè)計(jì)為A.2π×50krad/sB.2π×100krad/sC.2π×500krad/sD.2π×1Mrad/s答案：B解析：經(jīng)驗(yàn)取ωc=ref/20=2π×0.5MHz/20=2π×100krad/s，保證相位裕度>50°。6.對(duì)于10位SARADC，若采樣頻率1MS/s，則DAC建立時(shí)間需滿足A.<500nsB.<100nsC.<50nsD.<1ns答案：C解析：每bit周期=1μs/10=100ns，DAC建立需<0.5×100ns=50ns。7.在65nm工藝中，金屬層厚度0.2μm，寬度0.1μm，電流密度限制1mA/μm，則該線最大直流電流為A.0.1mAB.0.2mAC.1mAD.2mA答案：B解析：電流密度按橫截面積計(jì)算，0.2μm×0.1μm=0.02μm2，最大電流0.02×1mA/μm2=0.02mA，但題目按寬度方向1mA/μm，故0.2μm×1mA/μm=0.2mA。8.對(duì)于差分對(duì)，若輸入共模電平升高，導(dǎo)致尾電流源進(jìn)入線性區(qū)，則差模增益A.增大B.減小C.不變D.先增后減答案：B解析：尾電流源線性區(qū)輸出阻抗下降，共模抑制比降低，差模增益減小。9.在數(shù)字布局布線中，使用“雙倍通孔”規(guī)則主要為了A.減小通孔電阻B.提高電遷移壽命C.降低耦合電容D.抑制天線效應(yīng)答案：B解析：雙倍通孔降低電流密度，提高電遷移MTTF。10.若某芯片功耗1W，面積4mm2，結(jié)溫上限125°C，環(huán)境溫度55°C，則所需熱阻θJA應(yīng)小于A.35°C/WB.50°C/WC.70°C/WD.90°C/W答案：C解析：ΔT=70°C，θJA=ΔT/P=70°C/W，選C。二、多選題（每題3分，共15分，多選少選均不得分）11.關(guān)于亞閾值CMOS邏輯，下列說(shuō)法正確的是A.每級(jí)延時(shí)與電源電壓呈指數(shù)關(guān)系B.靜態(tài)功耗與閾值電壓呈指數(shù)關(guān)系C.適合超低功耗低頻場(chǎng)景D.對(duì)工藝波動(dòng)敏感度低于強(qiáng)反型答案：A、B、C解析：亞閾值電流IDS∝exp((VGS?Vth)/nVT)，延時(shí)∝1/IDS，故A、B正確；D錯(cuò)誤，亞閾值對(duì)Vth波動(dòng)更敏感。12.在時(shí)鐘樹(shù)綜合中，為減小時(shí)鐘偏移（skew），可采取A.插入時(shí)鐘門控單元B.采用H型樹(shù)對(duì)稱布線C.使用可變延遲緩沖器（VDB）做時(shí)鐘延遲微調(diào)D.采用差分全局時(shí)鐘線答案：B、C解析：H樹(shù)天然對(duì)稱，VDB可微調(diào)延遲；A與skew無(wú)關(guān)，D降低噪聲但非直接減skew。13.關(guān)于LDO穩(wěn)壓器，下列說(shuō)法正確的是A.輸出極點(diǎn)隨負(fù)載電流增大而升高B.功率管柵極驅(qū)動(dòng)電流直接影響靜態(tài)功耗C.采用Miller補(bǔ)償可擴(kuò)展帶寬D.dropout電壓與功率管尺寸無(wú)關(guān)答案：A、B、C解析：輸出極點(diǎn)∝1/(RLOADCOUT)，RLOAD↓則極點(diǎn)↑；B明顯；Miller補(bǔ)償分裂極點(diǎn)；D錯(cuò)誤，dropout∝1/(μCox(W/L)(VGS?Vth))。14.在28nmFinFET中，下列措施可有效抑制短溝道效應(yīng)A.提高溝道摻雜B.降低鰭片高度C.采用高κ金屬柵D.減小柵長(zhǎng)答案：A、B、C解析：A提高Vth并降低DIBL；B增強(qiáng)柵控；C降低等效氧化厚度；D加劇短溝道。15.關(guān)于異步FIFO，下列說(shuō)法正確的是A.讀寫(xiě)指針需通過(guò)雙寄存器同步器跨時(shí)鐘域B.空滿信號(hào)可由指針高位與格雷碼比較生成C.深度必須為2的冪次D.讀寫(xiě)時(shí)鐘頻率可任意比值答案：A、B、D解析：C非必須，但2的冪次簡(jiǎn)化邏輯；D正確，異步FIFO允許任意頻率比。三、判斷題（每題1分，共10分，正確打“√”，錯(cuò)誤打“×”）16.在65nm以下，金屬線RC延時(shí)隨線長(zhǎng)呈線性增長(zhǎng)。答案：×解析：RC延時(shí)呈二次增長(zhǎng)。17.對(duì)于相同面積，圓形MOS管比方形具有更小的1/f噪聲。答案：√解析：圓形消除角落陷阱，降低1/f噪聲。18.采用高阻多晶硅電阻可顯著減小芯片面積。答案：×解析：高阻多晶硅需更長(zhǎng)條，面積反而大。19.在數(shù)字標(biāo)準(zhǔn)單元庫(kù)中，驅(qū)動(dòng)強(qiáng)度為X2的單元輸入電容是X1的兩倍。答案：√解析：按比例縮放。20.對(duì)于差分VCO，電感Q值越高，相位噪聲越差。答案：×解析：Q越高，相位噪聲越好。21.在版圖DRC中，最小溝道長(zhǎng)度規(guī)則屬于可制造性設(shè)計(jì)（DFM）范疇。答案：√解析：最小溝長(zhǎng)保證光刻可制造。22.采用逆向偏置可降低SRAM靜態(tài)功耗。答案：√解析：逆向偏置升高Vth，降低亞閾值漏流。23.對(duì)于相同增益，共源放大器比共柵放大器噪聲系數(shù)更高。答案：√解析：共柵輸入管噪聲直接疊加。24.在數(shù)字APR中，時(shí)鐘門控插入階段需考慮時(shí)鐘樹(shù)平衡。答案：√解析：門控單元引入延遲，需重新平衡。25.采用銅互連比鋁互連更易發(fā)生電遷移。答案：×解析：銅電遷移壽命遠(yuǎn)高于鋁。四、填空題（每空2分，共20分）26.在0.9V、28nm工藝下，NMOS遷移率μn=450cm2/V·s，Cox=17fF/μm2，則Kn=______mA/V2。答案：0.69解析：Kn=μnCox=450×10??×17×10?3=0.765mA/V2，考慮速度飽和修正0.9，得0.69。27.若某芯片有1億門，平均翻轉(zhuǎn)率α=0.1，負(fù)載電容30fF/門，頻率1GHz，VDD=1V，則動(dòng)態(tài)功耗為_(kāi)_____W。答案：30解析：P=αCV2f×1×10?=0.1×30×10?1?×12×1×10?×1×10?=30W。28.在PLL中，若相位裕度為60°，則阻尼系數(shù)ζ≈______。答案：0.866解析：φm=atan(2ζ/√(?1+√(1+4ζ?)))，反算得ζ≈0.866。29.對(duì)于理想差分對(duì)，輸入共模范圍上限為VDD?|VDSATP|?______。答案：Vovp解析：尾電流源需飽和，上限=VDD?|VDSATP|?Vovp。30.在10位FlashADC中，比較器偏移標(biāo)準(zhǔn)差需小于______LSB，才能保證誤碼率<10??。答案：0.1解析：6σ<1LSB，σ<1/6≈0.1LSB。31.若某銅互連長(zhǎng)1mm，寬0.1μm，厚度0.2μm，電阻率2μΩ·cm，則總電阻為_(kāi)_____Ω。答案：1000解析：R=ρL/A=2×10??×1×10?3/(0.1×10??×0.2×10??)=1000Ω。32.在28nmFinFET中，鰭片高度Hfin=30nm，寬度Wfin=8nm，則等效溝道寬度Weff=______nm。答案：76解析：Weff=2Hfin+Wfin=68nm，考慮邊緣擴(kuò)散8nm，得76nm。33.若某LDO輸出100mA，dropout=200mV，則功率管導(dǎo)通電阻為_(kāi)_____Ω。答案：2解析：R=dropout/I=0.2/0.1=2Ω。34.在數(shù)字標(biāo)準(zhǔn)單元中，典型X1反相器pMOS寬度為0.5μm，nMOS為0.3μm，則對(duì)稱延時(shí)下的比例βp/βn=______。答案：1.7解析：μn/μp≈2，βp/βn=(0.5/0.3)/2≈1.7。35.若某芯片采用3DIC，TSV直徑5μm，間距10μm，則每mm2可布TSV數(shù)量約為_(kāi)_____個(gè)。答案：10000解析：每TSV占面積10×10=100μm2，1mm2=10?μm2，數(shù)量≈10?。五、簡(jiǎn)答題（每題8分，共40分）36.簡(jiǎn)述在先進(jìn)FinFET工藝中，如何通過(guò)版圖優(yōu)化抑制寄生雙極晶體管效應(yīng)，并給出兩種具體版圖措施。答案：（1）增加源/漏區(qū)到阱邊緣距離，降低橫向電場(chǎng)，減少碰撞電離；（2）采用共源共柵（Cascode）結(jié)構(gòu)，將高電場(chǎng)分散到兩級(jí)，避免單級(jí)擊穿觸發(fā)寄生BJT；（3）在版圖上加深N+/P+隔離環(huán)，降低襯底電阻，減少BJT基極電阻壓降；（4）使用DummyFin填充密度，避免STI應(yīng)力誘發(fā)缺陷，降低漏電流。解析：FinFET寄生BJT主要由漏極雪崩注入基區(qū)，通過(guò)降低電場(chǎng)、減少襯底電阻可有效抑制。37.某SRAM采用8T單元，讀端口獨(dú)立，試分析在讀操作過(guò)程中，如何設(shè)置位線預(yù)充電平與字線脈沖寬度，使得讀SNM>200mV，并給出定量推導(dǎo)。答案：設(shè)單元電源1V，下拉NMOSβratio=2，讀位線預(yù)充至VDD，字線脈沖寬度tWL，位線負(fù)載CL=20fF，讀電流Iread≈50μA。位線下降ΔV=Iread·tWL/CL。為避免單元翻轉(zhuǎn)，需ΔV<0.1V，則tWL<0.1×20×10?1?/50×10??=40ps。同時(shí)讀SNM≈VDD?ΔV?Vth，取Vth=0.3V，則SNM≈1?0.1?0.3=0.6V>200mV，滿足要求。解析：通過(guò)限制位線擺幅，保證單元內(nèi)部節(jié)點(diǎn)不翻轉(zhuǎn)，從而維持高SNM。38.在28nm工藝下，設(shè)計(jì)一款全差分折疊共源共柵運(yùn)算放大器，要求DC增益>80dB，單位增益帶寬>500MHz，相位裕度>60°，給出關(guān)鍵設(shè)計(jì)參數(shù)（尾電流、跨導(dǎo)、輸出電阻、補(bǔ)償電容）并說(shuō)明設(shè)計(jì)權(quán)衡。答案：尾電流Iss=400μA，輸入對(duì)管gm1=4mS，折疊級(jí)gm3=6mS，輸出阻抗Rout≈4MΩ，DC增益Av=gm1Rout≈80dB；采用Miller補(bǔ)償Cc=1pF，調(diào)零電阻Rz=1/gm3≈167Ω，使零點(diǎn)推向高頻；次極點(diǎn)位于折疊節(jié)點(diǎn)，fp2=gm3/(2πCL)=1.9GHz，單位增益帶寬GBW=gm1/(2πCc)=636MHz，相位裕度≈90°?atan(GBW/fp2)≈73°>60°。權(quán)衡：提高Iss可增加帶寬但功耗上升；增大Cc可提高裕度但降低GBW；折疊級(jí)需兼顧速度與擺幅。解析：通過(guò)gm、Rout、Cc協(xié)同設(shè)計(jì)，滿足高增益與穩(wěn)定性。39.某芯片采用16nmFinFET，工作電壓0.8V，頻率2GHz，邏輯門數(shù)5億，平均翻轉(zhuǎn)率0.15，負(fù)載25fF/門，若采用近閾值計(jì)算（VDD=0.5V），頻率降為400MHz，試計(jì)算功耗降低比例，并分析性能損失與能效提升。答案：原動(dòng)態(tài)P1=αCV2f=0.15×25×10?1?×0.82×2×10?×5×10?=2.4W；近閾值P2=0.15×25×10?1?×0.52×0.4×10?×5×10?=0.1875W；降低比例=1?0.1875/2.4=92.2%。性能損失：頻率下降5倍，吞吐下降；能效提升：每操作能量E1=CV12=25×0.64=16fJ，E2=25×0.25=6.25fJ，降低61%，適合能效優(yōu)先場(chǎng)景。解析：近閾值計(jì)算顯著降低功耗，但需容忍性能下降，可通過(guò)并行架構(gòu)補(bǔ)償吞吐。40.在3DIC中，TSV引入的寄生電阻與電感會(huì)對(duì)高速SerDes信號(hào)完整性造成影響，試給出等效電路模型，并提出兩種版圖級(jí)優(yōu)化方案，使眼圖抖動(dòng)<0.1UI。答案：等效模型：TSV電阻Rtsv≈50mΩ，電感Ltsv≈20pH，耦合電容Ccouple≈50fF，與襯底形成RLC諧振，Q≈5，在10GHz附近產(chǎn)生衰減與相移。優(yōu)化方案：（1）采用同軸TSV，中心信號(hào)、外圍接地，屏蔽電磁場(chǎng)，降低電感至5pH；（2）在TSV兩側(cè)布置密集接地微凸塊，形成返回路徑，減小環(huán)路電感；（3）在收發(fā)器端采用連續(xù)時(shí)間線性均衡器（CTLE）補(bǔ)償TSV高頻衰減，峰值增益6dB@10GHz；（4）采用差分TSV對(duì)，對(duì)稱布線，抵消共模噪聲，仿真顯示抖動(dòng)從0.15UI降至0.08UI。解析：通過(guò)電磁屏蔽與均衡技術(shù)協(xié)同，抑制TSV寄生效應(yīng)，保證高速信號(hào)完整性。六、綜合設(shè)計(jì)題（25分）41.設(shè)計(jì)一款14位200MS/s流水線ADC，輸入滿量程2Vppdiff，電源1.1V，目標(biāo)SNDR>82dB，功耗<80mW。（1）給出級(jí)數(shù)、每級(jí)分辨率、冗余位分配；（5分）（2）計(jì)算采樣開(kāi)關(guān)RON與電容值，滿足kT/C噪聲<0.5LSB；（5分）（3）設(shè)計(jì)第一級(jí)MDAC中運(yùn)算放大器，給出DC增益、GBW、SR、相位裕度要求；（5分）（4）給出參考電壓緩沖器架構(gòu)，并計(jì)算其輸出阻抗上限，使參考建立誤差<0.1LSB；（5分）（5）列出版圖級(jí)關(guān)鍵約束（電容匹配、對(duì)稱布局、隔離、屏蔽）。（5分）答案：（1）采用4+4+4+3+3+3+3共7級(jí)，每