2025年(微電子科學(xué)與工程)集成電路材料技術(shù)試題及答案一、單項選擇題（每題2分，共20分。每題只有一個正確答案，錯選、多選、未選均不得分）1.在0.18μmCMOS工藝中，用于形成淺槽隔離（STI）的核心介質(zhì)材料是A.熱氧化SiO?B.LPCVDSi?N?C.HDPCVDSiO?D.旋涂玻璃（SOG）答案：C解析：STI需要高填充能力+低應(yīng)力，HDPCVDSiO?以高密度等離子體沉積，可同時濺射沉積，實現(xiàn)無縫填充；熱氧化SiO?僅用于墊氧，Si?N?為拋光停止層，SOG因收縮空洞已淘汰。2.下列金屬中，與硅形成最低共熔溫度的硅化物是A.CoB.NiC.TiD.Pt答案：B解析：NiSi形成溫度僅~400℃，遠低于CoSi?（~550℃）、TiSi?（~650℃）、PtSi（~600℃），適合超淺結(jié)，降低熱預(yù)算。3.在Cu雙大馬士革工藝中，防止Cu擴散進入介電層的首選阻擋層材料體系為A.Ti/TiNB.Ta/TaNC.W/WND.Cr/CrN答案：B解析：Ta/TaN對Cu擴散阻擋能力>1×10?1?cm2/s（400℃），且與低k介電粘附良好；Ti/TiN易與Cu形成TiCu?，W/WN應(yīng)力高，Cr/CrN工藝不兼容。4.高k柵介電HfO?經(jīng)PDA（PostDepositionAnneal）后，k值下降的主要原因是A.晶粒細化B.非化學(xué)計量氧空位減少C.相變生成k值更低的HfSiO?D.表面粗糙度增加答案：C解析：PDA引入Si擴散，HfO?+SiO?→HfSiO?，k值從~25降至~12；氧空位減少會提高k值，晶粒細化影響<3%。5.在IIIV族高遷移率溝道材料中，最成熟的n型表面鈍化方法是A.(NH?)?S溶液鈍化B.原位H?等離子體C.原子層沉積Al?O?自清潔界面D.Si界面插入層（SiIPL）答案：D解析：SiIPL（~0.5nm）飽和表面懸鍵，Dit可降至<5×1011cm?2eV?1，且與后續(xù)高k工藝兼容；硫鈍化易揮發(fā)，H?等離子體造成As損失。6.用于EUV光刻的掩?；?，其多層膜反射鏡材料組合為A.Mo/SiB.W/CC.Ru/BeD.Ni/Ti答案：A解析：Mo/Si多層膜在13.5nm反射率~70%，層厚滿足布拉格條件d=6.9nm；W/C吸收高，Ru/Be有毒，Ni/Ti反射低。7.在2.5D封裝中，硅中介層（Siinterposer）TSV通常采用的側(cè)壁絕緣層是A.熱氧化SiO?B.PECVDSiO?C.ALDAl?O?D.旋涂聚酰亞胺答案：B解析：TSV深寬比>10:1，PECVDTEOSSiO?在300℃下臺階覆蓋>60%，應(yīng)力<100MPa；熱氧化需>1000℃，ALD速率低，聚酰亞胺漏氣。8.下列缺陷中，對GaNHEMT動態(tài)導(dǎo)通電阻（Ron,dyn）影響最顯著的是A.螺位錯（TD）B.空位簇C.碳雜質(zhì)D.氧雜質(zhì)答案：A解析：TD密度>1×10?cm?2時，形成深能級陷阱，電子注入后去俘獲需ms級，導(dǎo)致Vth漂移與Ron,dyn升高；碳氧為淺能級。9.在14nmFinFET中，源漏外延選擇生長Si:P時，獲得>1×102?cm?3激活P的關(guān)鍵前驅(qū)體組合為A.SiH?+PH?B.Si?H?+PH?C.SiH?+PH?+HClD.Si?H?+PH?+HCl答案：D解析：Si?H?降低溫度至550℃，HCl抑制非晶成核，實現(xiàn){111}面選擇；SiH?需>650℃，易形成位錯，降低P激活。10.對3DNANDWL（字線）鎢填充，消除seams的核心工藝策略是A.提高WF?流量B.降低H?還原溫度C.采用成核主體兩步WF?/WF?H?D.改用W(CO)?熱分解答案：C解析：先低溫成核層（WF?SiH?）提供高粘附密度，再主體沉積（WF?H?）填充，seamfree；單純提高WF?或降溫均致柱形空洞，W(CO)?速率低。二、多項選擇題（每題3分，共15分。每題至少有兩個正確答案，多選、少選、錯選均不得分）11.下列措施可同時抑制Cu電遷移（EM）與應(yīng)力遷移（SM）的是A.在Cu中摻AlB.在Cu上覆CoWP帽層C.采用<111>取向Cu晶粒D.降低lowk介彈性模量至<5GPa答案：A、B解析：Al與Cu形成Al?O3界面釘扎晶界，CoWP提供Cu表面擴散阻擋；<111>取向降低EM但加劇SM，低k模量低→SM↑。12.導(dǎo)致HfO?基RRAMForming電壓離散性增大的材料因素有A.氧空位分布漲落B.晶界密度差異C.電極/氧化物界面粗糙度D.柵極金屬功函數(shù)答案：A、B、C解析：Forming依賴局域氧空位鏈，晶界與粗糙度提供隨機熱點；功函數(shù)影響Set/Reset而非Forming。13.在GaAsVCSEL中，用于降低串聯(lián)電阻的DBR優(yōu)化包括A.漸變界面Al?.9Ga?.1As/Al?.15Ga?.85AsB.高摻雜C至3×101?cm?3C.采用AlAs/Al?.3Ga?.7As二元三元組合D.插入InGaP復(fù)合緩沖層答案：A、B、C解析：漸變界面降低勢壘，C高摻雜提高隧穿；InGaP用于可見光VCSEL，與DBR電阻無關(guān)。14.下列表征手段可直接獲得界面陷阱密度Dit的是A.高頻CV（1MHz）B.低頻CV（100Hz）C.電導(dǎo)法（Gω）D.深能級瞬態(tài)譜（DLTS）答案：B、C、D解析：高頻CV僅得固定電荷；低頻CV得Stretchout，電導(dǎo)法直接擬合Dit，DLTS得能級分布。15.在3nm節(jié)點GAA（GateAllAround）納米片器件中，抑制片間CornerTrapping的設(shè)計有A.圓角化納米片截面B.采用SiGe通道C.高k金屬柵后柵工藝D.片間SiN內(nèi)隔離層答案：A、C、D解析：圓角降低電場集中，后柵避免刻蝕損傷，SiN隔離層阻斷柵氧連續(xù)性；SiGe為p型通道，與nFETcorner陷阱無關(guān)。三、判斷改錯題（每題2分，共10分。先判斷對錯，若錯則劃出錯誤部分并改正）16.在SOI晶圓中，埋氧（BOX）厚度增加可有效抑制短溝道效應(yīng)（SCE）。答案：錯。改為“減小”解析：BOX增厚→電場穿透襯底減弱，但同時增加自熱效應(yīng)，對SCE抑制有限，真正抑制SCE需減薄頂層Si與柵氧。17.采用ALD沉積TiN作為Cu擴散阻擋層時，其電阻率隨膜厚降低而單調(diào)下降。答案：錯。改為“先降后升”解析：<5nm時界面散射占主導(dǎo)，ρ↑；520nm晶粒長大，ρ↓；>20nm氯雜質(zhì)堆積，ρ再度升高。18.在EUV光刻膠中，增加光酸產(chǎn)生劑（PAG）濃度可無限提高靈敏度。答案：錯。改為“出現(xiàn)酸擴散模糊與線邊緣粗糙度（LER）惡化”解析：PAG過高→酸擴散長度>5nm，導(dǎo)致LER>2nm，無法滿足3nm節(jié)點。19.對于SiC功率MOSFET，柵氧氮化處理可提高溝道遷移率。答案：對。解析：NO退火在SiC/SiO?界面形成SiN鍵，降低Dit至1×1012cm?2eV?1，遷移率從20提升至60cm2/V·s。20.在2nm節(jié)點，采用MoS?單層作為通道材料可完全消除界面態(tài)。答案：錯。改為“無法完全消除，仍需表面鈍化”解析：MoS?與HfO?界面存在S空位，Dit~5×1012cm?2eV?1，需Al?O?緩沖層+氟鈍化。四、簡答題（每題8分，共24分。要求給出關(guān)鍵物理機制與數(shù)據(jù)）21.描述Cu互連中電遷移失效的“Blech長度”概念，并給出實驗測定方法與2025年技術(shù)節(jié)點的設(shè)計規(guī)范。答案：(1)概念：當(dāng)Cu線長度L小于臨界值L_B，背應(yīng)力?σ與電場力eE平衡，原子凈通量為零，出現(xiàn)“無限壽命”現(xiàn)象。L_B=ΔσΩ/jρeZ，其中Δσ為背應(yīng)力飽和值，Ω為原子體積，j為電流密度，ρ電阻率，Z有效電荷數(shù)。(2)測定：采用梯形測試結(jié)構(gòu)，固定溫度250℃，j=115MA/cm2，測不同長度（10500μm）Cu線的t??，外推t??→∞得L_B≈30μm（2025年實測）。(3)規(guī)范：在2nm節(jié)點，M2節(jié)距18nm，L_B設(shè)計值≥20μm，實際采用“短長度+冗余Via”策略，j_max限值降至5MA/cm2，確保MTTF>10?h@105℃。22.比較FinFET與GAA納米片在熱預(yù)算控制上的差異，并給出源漏外延激活退火方案。答案：(1)FinFET：3D鰭片結(jié)構(gòu)，源漏外延Si:P需>900℃快速尖峰退火（RTA）以激活>1×102?cm?3，但導(dǎo)致鰭片擴散，鰭寬變窄，ΔW=2nm即使I_on下降8%。(2)GAA：納米片堆疊，片厚僅6nm，高溫使SiSi片間擴散，片間距縮小→柵極填充困難。需采用“低溫固相外延（SPE）+激光退火”：先500℃沉積非晶Si:P，再308nmXeCl激光1J/cm2，表面峰值溫度1200℃持續(xù)50ns，片內(nèi)激活>1×102?cm?3，片間熱擴散<0.5nm，滿足3nm節(jié)點需求。23.解釋為何3DNAND需采用替代柵（ReplacementGate）工藝，并給出W/WN填充缺陷控制的四步流程。答案：(1)原因：3DNAND堆疊>300層，若先柵后溝道，高溫激活（>1000℃）使W再結(jié)晶產(chǎn)生seam，且W與SiO?熱膨脹失配>10ppm/℃，導(dǎo)致翹曲；替代柵先以Si?N?偽柵，完成溝道激活后，再去除Si?N?沉積W，降低熱預(yù)算至<500℃。(2)四步流程：①ALD2nmWN成核，WF?+NH?，飽和密度>101?cm?2；②低溫WF?/H?主體沉積，400℃，速率5nm/min；③退火，N?450℃30min，晶粒長大至50nm，電阻率降至8μΩ·cm；④CMP+CoWP帽層，抑制后續(xù)EM。五、計算與綜合題（共31分。需給出公式、代入數(shù)據(jù)、單位）24.（10分）某低k介電（k=2.5）在Cu互連中承受電場E=0.5MV/cm，工作溫度T=105℃，測得漏電流密度J=1×10??A/cm2。假設(shè)為PooleFrenkel（PF）傳導(dǎo)，求陷阱深度φ?。已知PF公式：J=CEexp[(?φ?+q√qE/πε)/kT]，其中ε=2.5ε?，C=1×10??A·cm?1V?1。解：代入E=0.5×10?V/cm，T=378K，k=8.617×10??eV/K，ε=2.5×8.854×10?1?F/cm，q=1.6×10?1?C。先算√(qE/πε)=√(1.6×10?1?×0.5×10?/π×2.5×8.854×10?1?)=3.40×10?3V·cm?·?。PF勢壘降低Δφ=q√(qE/πε)=1.6×10?1?×3.40×10?3=5.44×10?22J=0.34eV。由J=CEexp[(?φ?+Δφ)/kT]得1×10??=1×10??×0.5×10?exp[(?φ?+0.34)/0.0326]→exp[(?φ?+0.34)/0.0326]=2×10?12→(?φ?+0.34)/0.0326=ln(2×10?12)=?26.9→φ?=0.34+0.0326×26.9=1.22eV答案：陷阱深度φ?=1.22eV，對應(yīng)氧空位相關(guān)缺陷，與實驗值1.11.3eV一致。25.（10分）某GaNHEMT采用Al?.??Ga?.??N/GaN異質(zhì)結(jié)，2DEG密度n?=1×1013cm?2，遷移率μ=2000cm2/V·s，柵長L=50nm，柵寬W=100μm，求本征截止頻率f_T。若柵源間距L_gs=100nm，寄生電阻R_s=0.2Ω·mm，求修正后f_T′。解：(1)本征f_T=g_m/(2πC_gs)，其中g(shù)_m=n_sqμW/L，C_gs=εW(L+L_gs)/d，取ε=9.5ε?，d=25nm。g_m=1×1013×1.6×10?1?×2000×100×10??/(50×10??)=6.4mSC_gs=9.5×8.854×10?1?×100×10??×(50+100)×10??/(25×10??)=5.06×10?13Ff_T=6.4×10?3/(2π×5.06×10?13)=201GHz(2)修正f_T′=f_T/(1+2πf_TC_gsR_s)=201/(1+2π×201×10?×5.06×10?13×0.2×10?3)=178GHz答案：本征f_T=201GHz，修正后f_T′=178GHz，滿足2025年6G射頻前端需求。26.（11分）某3DNAND采用垂直溝道，孔徑d=60nm，堆疊層數(shù)N=400，求最頂層與最底層溝道應(yīng)力差Δσ。已知Si?N?偽柵去除后，W金屬填充產(chǎn)生體積膨脹ΔV/V=5×10?3，W楊氏模量E=410GPa，泊松比ν=0.28，假設(shè)平面應(yīng)力狀態(tài)。解：(1)單軸應(yīng)力σ=Eε/(1?ν)，體積膨脹→徑向應(yīng)變ε_r=ΔV/(3V)=1.67×10?3(2)堆疊高度H=N×層厚=400×50nm=20μm，溝道長度L=H，曲率半徑R≈H/2=10μm(3)彎曲應(yīng)力差Δσ=Eε_