一個以FPGA和PHY芯片開發(fā)板為基礎(chǔ)的百兆以太網(wǎng)通信系統(tǒng)設(shè)計摘要說道以太網(wǎng)通信系統(tǒng)，我們都不陌生，因為互聯(lián)網(wǎng)給我們生活的方方面面帶來了巨大的便利，廣泛應(yīng)用于各個領(lǐng)域，對生產(chǎn)具有重要的作用。游戲，工作，購物是日常互聯(lián)網(wǎng)的重要內(nèi)容。與傳統(tǒng)的通信方式相比，以太網(wǎng)具有質(zhì)的提高，但是對于當(dāng)前最新的5G仍然具有可提高的空間。本文分析了幾種常見的互聯(lián)網(wǎng)和局域網(wǎng)，對他們的原理進(jìn)行了分析，且對工作方式進(jìn)行了比較和思考。因此本文在此基礎(chǔ)上進(jìn)行展開，以FPGA和PHY芯片開發(fā)板為基礎(chǔ)設(shè)計了一個百兆以太網(wǎng)通信系統(tǒng)，并通過該系統(tǒng)把模擬電壓發(fā)送到電腦上以驗證系統(tǒng)的有效性。本文對系統(tǒng)各部分進(jìn)行了設(shè)計與優(yōu)化，能夠?qū)崿F(xiàn)基本的以太網(wǎng)通信功能。軟件部分采用Verilog語言進(jìn)行編程。相較于傳統(tǒng)局域網(wǎng)，本設(shè)計能夠更加穩(wěn)定地工作，具有廣泛的應(yīng)用前景。關(guān)鍵詞：以太網(wǎng)、FPGA、通信目錄TOC\o"1-2"\h\u引言 11背景 51.1國內(nèi)以太網(wǎng)發(fā)展歷史和現(xiàn)狀 51.2課題內(nèi)容及相關(guān)知識 72綜合設(shè)計 122.1總體設(shè)計方案 122.2FPGA選型 132.3PHY芯片選型 132.4AD轉(zhuǎn)換選型 153硬件電路分析 183.1系統(tǒng)模塊框圖 183.2FPGA硬件電路設(shè)計 193.3PHY硬件電路設(shè)計 213.4高速AD電路設(shè)計 244軟件設(shè)計 264.1總程序設(shè)計 264.2模數(shù)轉(zhuǎn)換環(huán)節(jié)程序 284.3百兆以太網(wǎng)模塊化子程序 294.4傳輸層UDP子程序 304.5本章小結(jié) 335系統(tǒng)調(diào)試 345.1分步調(diào)試 345.2本章小結(jié) 356總結(jié) 36參考文獻(xiàn) 38引言自從上世紀(jì)電子信息技術(shù)和互聯(lián)網(wǎng)技術(shù)的誕生起，以太網(wǎng)就逐步進(jìn)入我們的生活之中。穩(wěn)定性、快速性、準(zhǔn)確性是互聯(lián)網(wǎng)通信的重要指標(biāo)。伴隨著科學(xué)技術(shù)以及人類自身需求的不斷發(fā)展，人們也在追求更加快速，穩(wěn)定的通信系統(tǒng)。而百兆互聯(lián)網(wǎng)通信系統(tǒng)就很好的符合了這些需求。在典型的百兆以太網(wǎng)通信系統(tǒng)之中，電路結(jié)構(gòu)包括了FPGA、上位機(jī)。是一種面向無連接的傳輸層協(xié)議。無連接是指在傳輸數(shù)據(jù)時，數(shù)據(jù)的發(fā)送端和接收端不建立邏輯連接。簡單來說，當(dāng)一臺計算機(jī)向另外一臺計算機(jī)發(fā)送數(shù)據(jù)時，發(fā)送端不會確認(rèn)接收端是否存在，就會發(fā)出數(shù)據(jù)，同樣接收端在收到數(shù)據(jù)時，也不會向發(fā)送端反饋是否收到數(shù)據(jù)。這樣就大大提高了運(yùn)行的穩(wěn)定性。FPGA由于其出色的穩(wěn)定性與可靠性，使其在圖像處理領(lǐng)域得到廣泛應(yīng)用。百兆以太網(wǎng)具有高速率、高可靠性、遠(yuǎn)距離傳輸?shù)膬?yōu)點(diǎn)，非常適合傳輸數(shù)據(jù)量大的傳輸。

1背景1.1課題的背景互聯(lián)網(wǎng)是現(xiàn)代生產(chǎn)生活的主要形式之一，產(chǎn)業(yè)的發(fā)展已經(jīng)初具規(guī)模，新型的網(wǎng)絡(luò)5G也在原有的設(shè)計方案上迅速完善，近些年來，我們國家的通信行業(yè)發(fā)展步入世界前列，這是一個值得驕傲的事情。同時在漫長的歷史過程中，我國互聯(lián)網(wǎng)發(fā)展經(jīng)歷了以下幾個發(fā)展過程。改革開放以來：長達(dá)半個世紀(jì)時間，計算機(jī)行業(yè)是中國急需去提高的行業(yè)首選，被廣泛使用，影響深遠(yuǎn)。隨著以太網(wǎng)技術(shù)的飛速發(fā)展，以太網(wǎng)按照傳輸速率劃分有標(biāo)準(zhǔn)以太網(wǎng)（10Mbit/s），快速以太網(wǎng)(100Mbit/s)，千兆以太網(wǎng)（1000Mbit/s）和萬兆以太網(wǎng)（10Gbit/s）。市場上出現(xiàn)的萬兆以太網(wǎng)（10Gbit/s），它擴(kuò)展了IEEE802.3協(xié)議和MAC規(guī)范，使其技術(shù)支持10Gbit/s的傳輸速率。在實(shí)際生活應(yīng)用中，標(biāo)準(zhǔn)以太網(wǎng)和快速以太網(wǎng)已經(jīng)能夠基本滿足人們的日常需求，對通信速率要求較高的場合，才會用到千兆以太網(wǎng)。但是隨著各類技術(shù)的發(fā)展，在通信的傳輸中，各個行業(yè)的設(shè)備需要采集的數(shù)據(jù)量越來越大，對數(shù)據(jù)的傳輸速度和距離要求越來越高。傳統(tǒng)的總線技術(shù)，比如RS485及RS232等傳輸通信協(xié)議已經(jīng)無法滿足需要。以太網(wǎng)通信具有傳輸速度快和傳輸距離長的優(yōu)點(diǎn)，并且目前的以太網(wǎng)控制器大多集成了以太網(wǎng)硬件協(xié)議棧，使得以太網(wǎng)通訊的開發(fā)和實(shí)現(xiàn)變得越來越簡單，因此在遙測設(shè)備中得到越來越廣泛的應(yīng)用。當(dāng)前，以太網(wǎng)很普及，電腦上的以太網(wǎng)接口，Wi-Fi接口，以太網(wǎng)交換機(jī)、路由器上的千兆，萬兆以太網(wǎng)口，還有網(wǎng)線，它們都是以太網(wǎng)的組成部分,以太網(wǎng)可以用在局域網(wǎng)、廣域網(wǎng)、也可以用在互聯(lián)網(wǎng)上。圖1.1以太網(wǎng)原理圖圖1.2485轉(zhuǎn)以太網(wǎng)連接以太網(wǎng)，屬于網(wǎng)絡(luò)低層協(xié)議，通常在數(shù)據(jù)鏈路層和OSI模型的物理層操作。它是總線型協(xié)議中最常見的，數(shù)據(jù)速率為10Mbps（兆比特/秒）的同軸電纜系統(tǒng)。該系統(tǒng)相對比較便宜且容易安裝，直接利用每個工作站網(wǎng)卡上的BNC-T型連接器，就可以將電纜從一個工作站連接到另一個工作站，完成網(wǎng)絡(luò)傳輸控制任務(wù)。隨著相關(guān)科學(xué)技術(shù)的不斷發(fā)展，百兆以太網(wǎng)通信裝置開始向體積小型化，結(jié)構(gòu)簡單化，接線清晰化的方向發(fā)展。圖1.3以太網(wǎng)示意圖1.2課題內(nèi)容及相關(guān)知識本系統(tǒng)是一個根據(jù)通信原理而自動化控制調(diào)節(jié)的百兆以太網(wǎng)通信系統(tǒng)，結(jié)合實(shí)際的需求和應(yīng)用場景，改善了效率、功耗、智能化程度，具體來說，本文設(shè)計了一個百兆以太網(wǎng)通信系統(tǒng)，并通過該系統(tǒng)把模擬電壓發(fā)送到電腦上以驗證系統(tǒng)的有效性。本設(shè)計的主要研究內(nèi)容有：1.使用FPGA開發(fā)板以及PHY芯片開發(fā)板。2.通過FPGA控制PHY芯片的驅(qū)動。3.通過模數(shù)轉(zhuǎn)換器(采樣率大于10MSPS,位數(shù)大于8bit）采集電壓信號，然后利用該以太網(wǎng)系統(tǒng)把電壓信號發(fā)送到電腦上。4.使用開源上位機(jī)網(wǎng)絡(luò)調(diào)試助手而需要完成以上內(nèi)容就需要了解相關(guān)知識：路由就是當(dāng)一臺路由器（或其他三層設(shè)備）收到一個IP數(shù)據(jù)包時，路由器查看IP數(shù)據(jù)包的IP頭部，將IP頭部中的目的IP地址拿到路由表中進(jìn)行查找，找到匹配的條目后，依照條目所指示的下一跳IP地址及出接口信息將數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)。連接在這臺交換機(jī)上的PC，都屬于一個LAN。這些PC都擁有同一個網(wǎng)段的IP地址，同時也處于同一個廣播域中，所謂的一個廣播域，指的是一個廣播數(shù)據(jù)幀所能泛洪的范圍，舉個簡單的例子，那就是PC1發(fā)送一個廣播幀，接在交換機(jī)上的所有的PC都會收到這個廣播數(shù)據(jù)幀并且都要去分析這個報文。通常使用專門的網(wǎng)絡(luò)接口卡或通過系統(tǒng)主電路板上的電路實(shí)現(xiàn)。以太網(wǎng)使用收發(fā)器與網(wǎng)絡(luò)媒體進(jìn)行連接。收發(fā)器可以完成多種物理層功能，其中包括對網(wǎng)絡(luò)碰撞進(jìn)行檢測。收發(fā)器可以作為獨(dú)立的設(shè)備通過電纜與終端站連接，也可以直接被集成到終端站的網(wǎng)卡當(dāng)中。以太網(wǎng)的本質(zhì)實(shí)質(zhì)上就是局域網(wǎng)。其最初是由Xerox公司創(chuàng)建并由Xerox、Intel和DEC三家公司聯(lián)合開發(fā)的基帶局域網(wǎng)規(guī)范，后來被電氣與電子工程師協(xié)會（IEEE）所采納作為802.3的標(biāo)準(zhǔn)。以太網(wǎng)的分類有標(biāo)準(zhǔn)以太網(wǎng)（10Mbit/s），快速以太網(wǎng)(100Mbit/s)和千兆以太網(wǎng)（1000Mbit/s）。隨著以太網(wǎng)技術(shù)的飛速發(fā)展，市場上也發(fā)展出現(xiàn)了萬兆以太網(wǎng)（10Gbit/s），萬兆以太網(wǎng)擴(kuò)展了IEEE802.3協(xié)議和MAC規(guī)范，使其技術(shù)支持10Gbit/s的傳輸速率。我們的畢業(yè)設(shè)計在此基礎(chǔ)上能夠很好的得以學(xué)習(xí)和應(yīng)用。與FPGA的匹配性和適應(yīng)性都非常的好，所以本次設(shè)計使用FPGA來完成。以下是以太網(wǎng)和傳統(tǒng)數(shù)據(jù)傳輸?shù)脤Ρ?。圖1.4以太網(wǎng)示意圖圖1.5集成開發(fā)示意圖以太網(wǎng)傳統(tǒng)數(shù)據(jù)傳輸優(yōu)點(diǎn)1.傳送頻帶較寬（100Hz—5KHz）適宜于大量的數(shù)據(jù)傳輸2.抗干擾性強(qiáng)，內(nèi)設(shè)限幅器除可去幅度干擾3.應(yīng)用范圍廣，能夠用于多種信息傳遞4.可實(shí)現(xiàn)廣播1.價格便宜，并且編程部分容易實(shí)現(xiàn)2.部分通信協(xié)議抗干擾性強(qiáng)，內(nèi)設(shè)限幅器除去幅度干擾3.應(yīng)用范圍廣泛，可以用于多種信息傳遞4.可配合嵌入式設(shè)備實(shí)現(xiàn)缺點(diǎn)傳播中易受干擾，噪聲大傳播衰減大，覆蓋范圍小以太網(wǎng)取得巨大的成功，得到不斷發(fā)展，與fpga的組合更是一日千里。以中央控制器為Xilinx公司的FPGA(XC3S400)為例，以太網(wǎng)控制器采用Wiznet公司的W5300，隔離變壓器采用TI-6T，TI-6T支持頻率高達(dá)300MHz，既能夠滿足百兆以太網(wǎng)的頻率要求，也能有效地保護(hù)接口電路，同時還實(shí)現(xiàn)了設(shè)備的小型化。本文采用模塊化的設(shè)計思想將整個系統(tǒng)劃分為初始化模塊、FIFO數(shù)據(jù)模塊、數(shù)據(jù)傳輸緩存模塊、上位機(jī)顯示模塊。百兆以太網(wǎng)傳輸模塊實(shí)現(xiàn)數(shù)據(jù)傳輸，上位機(jī)進(jìn)行接收數(shù)據(jù)并進(jìn)行實(shí)時顯示。百兆以太網(wǎng)模塊中物理層的實(shí)現(xiàn)，采用PHY芯片開發(fā)板；數(shù)據(jù)鏈路層（MAC）將待發(fā)送的數(shù)據(jù)封裝成以太網(wǎng)數(shù)據(jù)幀；網(wǎng)絡(luò)層（IP）負(fù)責(zé)分割和重新組合數(shù)據(jù)包，進(jìn)行不同網(wǎng)絡(luò)系統(tǒng)間的路徑選擇；傳輸層（UDP）將數(shù)據(jù)組織成數(shù)據(jù)段，用一個尋址機(jī)制來標(biāo)識一個特定的應(yīng)用程序（端口號）。UDP傳輸協(xié)議的數(shù)據(jù)傳輸是基于數(shù)據(jù)包形式的。每個數(shù)據(jù)包的包頭內(nèi)嵌有4字節(jié)的發(fā)送端IP地址、2字節(jié)的發(fā)送端端口號和2字節(jié)的數(shù)據(jù)包長度。對FPGA的配置過程即對SOCKET的初始化，其中FPGA的初始化即配置通用寄存器，分3個步驟:主機(jī)接口設(shè)置、網(wǎng)絡(luò)信息設(shè)置和內(nèi)部TX/RX存儲器空間的分配。設(shè)置主機(jī)接口及網(wǎng)絡(luò)信息等過程需要先后完成對26個不同寄存器的設(shè)置。FPGA如果采用一般方法來設(shè)置這些寄存器，不僅設(shè)置過程繁瑣，而且邏輯比較復(fù)雜，降低了邏輯的園活性。所以在本接口的設(shè)計中，通過構(gòu)建RAM，完美地解決了這一問題。具體過程為:調(diào)用了FPGA內(nèi)部的IP核，搭建深度為64B。以上就是本次設(shè)計所需要掌握和了解的基本內(nèi)容，掌握了這些內(nèi)容才能更好的開始本次設(shè)計。圖1.6接口配置圖

2綜合設(shè)計2.1總體設(shè)計方案本文所設(shè)計的通信系統(tǒng)主要功能有：通過FPGA控制PHY芯片的驅(qū)動，模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)信號的采集、將采集到的相應(yīng)電壓發(fā)送至電腦上位機(jī)，這些功能能夠方便用戶的使用和開發(fā)?？驁D如下所示，PLL時鐘模塊將發(fā)送信號到達(dá)UDP頂層模塊，UDP對信號采集和處理，UDP頂層模塊實(shí)現(xiàn)了以太網(wǎng)UDP數(shù)據(jù)包的接收和CRC校驗的功能，再將數(shù)據(jù)發(fā)送FPGA模塊，F(xiàn)PGA內(nèi)部的通道再對電路信號進(jìn)行檢測和采樣。因為數(shù)據(jù)過大，所以設(shè)置FIFO模塊和儲存數(shù)據(jù)模塊，存儲數(shù)據(jù)模塊可以進(jìn)行數(shù)據(jù)緩存，同步FIFO模塊是由Vivado軟件自帶的FIFOIP核生成，用于滿足單包數(shù)據(jù)量較大的情況下工作。在完成模數(shù)轉(zhuǎn)換后，將接收到的信號通過phy芯片傳輸至上位機(jī)。圖2.1總體結(jié)構(gòu)圖2.2FPGA選型方案一：EP4CE6E22C8FPGA芯片，這是一款應(yīng)用十分廣泛的芯片。擁有79個IO口，在1.15~1.25V的電壓環(huán)境下工作?？梢允褂玫囊_為44個，io口為79個，可以滿足本次設(shè)計的需求。芯片工作時溫度要求在0~65攝氏度的環(huán)境下，僅僅只有1.44mm的高度體型小巧?？紤]到EP4CE6E22C8FPGA芯片的穩(wěn)定性以及相對較低的價格，所以選擇這塊芯片。方案二：FPGA型號EP4CE10F17C8，與EP4CE6E22C8相比，EP4CE10F17C8不僅擁有EP4CE6E22C8所擁有的各種優(yōu)點(diǎn)，同時還擁有更多可以使用的引腳（256個），高達(dá)179個的io口，能夠進(jìn)行更多的器件調(diào)試，所需要的電壓僅為1.15v到1.25v，同時還可以支持最高85攝氏度的高溫工作環(huán)境。與EP4CE6E22C8相比其實(shí)性能更為優(yōu)越，但考慮到本次實(shí)驗的具體要求以及其兩倍于EP4CE6E22C8的價格，所以將此方案放棄。PHY芯片選型PHY是物理接口收發(fā)器，它能夠?qū)崿F(xiàn)物理層IEEE-802.3標(biāo)準(zhǔn)，定義了以太網(wǎng)PHY。包括MDI子層，PMA（物理介質(zhì)附加）子層，PCS（物理編碼子層）子層，PMD（物理介質(zhì)相關(guān)）子層，MII/GMII（介質(zhì)獨(dú)立接口）子層。它符合IEEE-802.3k中用于10BaseT和100BaseTX的規(guī)范。PHY在發(fā)送數(shù)據(jù)的時候，收到MAC過來的數(shù)據(jù)。把并行數(shù)據(jù)轉(zhuǎn)化為串行流數(shù)據(jù)，再按照物理層的編碼規(guī)則把數(shù)據(jù)編碼，再變?yōu)槟M信號把數(shù)據(jù)送出去。接收數(shù)據(jù)時的流程則正好相反。PHY還有一個重要的功能就是實(shí)現(xiàn)CSMA/CD的部分功能。它可以檢測到網(wǎng)絡(luò)上是否有數(shù)據(jù)在傳送，如果有數(shù)據(jù)在傳送中就等待，而一旦檢測到網(wǎng)絡(luò)有空閑，會等待一個隨機(jī)時間，后將接收的數(shù)據(jù)發(fā)送出去。方案一：RTL8211芯片：RealtekRTL8211是高度集成的以太網(wǎng)收發(fā)器，符合10Base-T，100Base-TX和1000Base-TIEEE802.3標(biāo)準(zhǔn)，數(shù)據(jù)傳輸?shù)姆€(wěn)定性，不同工作模式下，不管是強(qiáng)制，自協(xié)商SPEEDDUPLEX使用iperf工具進(jìn)行長時間的打流測試。設(shè)置發(fā)包的大小，不同字節(jié)的包進(jìn)行打流測試。它提供了所有必要的物理層功能，以通過CAT5UTP電纜或CAT3UTP（僅10Mbps）電纜發(fā)送和接收以太網(wǎng)數(shù)據(jù)包。同時具有支持自動協(xié)商，支持并行檢測，交叉檢測和自動更正自動極性校正等功能，PHY芯片主時鐘工作正常,link正常，MII,RMII,SMII,GMII以及RGMII通信時鐘要滿足標(biāo)準(zhǔn)這個可以使用示波器進(jìn)行測量在強(qiáng)制或者自協(xié)商模式下進(jìn)行工。而且還有內(nèi)置開關(guān)穩(wěn)壓器，0.11μm工藝，擁有節(jié)能模式，功耗極低等優(yōu)點(diǎn)。接口方面，RTL8211芯片PHY支持的接口工作模式，和主芯片SOC的MAC支持的接口工作模式TRGMII，RMII，MII等匹配，同時滿足產(chǎn)品網(wǎng)絡(luò)帶寬的規(guī)格。工作時鐘方面不管是晶體給PHY供時鐘，還是主芯片給PHY芯片提供時鐘，這個都滿足芯片的本身要求。圖2.2為RTL8211芯片的原理圖。，圖2.2RTL8211芯片原理圖方案二：DP83865芯片：DP83865芯片是使用較多的PHY芯片，具有SGMII接口、支持工作溫度范圍的耐用型低延遲千兆位以太網(wǎng)PHY收發(fā)器等優(yōu)點(diǎn)。不過在博客上發(fā)現(xiàn)此芯片可能具有以下問題：1）不做任何軟件配置的前提下，在自適應(yīng)的情況下能夠與帶千兆以太網(wǎng)的電腦連接上，但是與百兆網(wǎng)卡連接，則會出現(xiàn)信號不夠穩(wěn)定的情況。2）禁止自適應(yīng)功能，把傳輸速度固定在百兆，這種情況下可以與部分百兆網(wǎng)卡的電腦連接上，但是還是會有部分電腦不能連接上。3）在千兆模式下進(jìn)行工作時，芯片發(fā)熱問題嚴(yán)重。圖2.3為DP83865芯片的原理圖圖2.3DP83865芯片原理圖2.4AD芯片選型：首先需要知道，高速AD的主要區(qū)別在位數(shù)和速度上。1.位數(shù)越高，電路規(guī)模度會呈現(xiàn)幾何級的增長，動態(tài)范圍也會更大，所以對工藝線和集成度要求更高。2.基準(zhǔn)電壓源。精度要求足夠高，投入的研究精力和使用難度也會變大。還有溫度穩(wěn)定性，很多超出常規(guī)知識范圍之外的東西都會造成影響。3.速度。速度和位數(shù)實(shí)際是矛盾的，除非制造的相關(guān)技術(shù)得到巨大提升。國內(nèi)有高速低位的也有低速高位的。所以，在選擇AD轉(zhuǎn)換芯片的時候需要將這些因素考慮進(jìn)去。方案一：ADC0832模塊，是一個數(shù)字（模擬）輸入模塊，是一種經(jīng)常使用的模塊。ADC0832是一種擁有雙通道A/D轉(zhuǎn)換，同時能夠進(jìn)行8位分辨率的芯片。它具有體積小，兼容性強(qiáng)，性價比高等優(yōu)點(diǎn)。同時.在一般情況下工作時功耗僅為0.015W，功耗極低;.輸入輸出電平與TTL/CMOS相兼容等特點(diǎn)，可以用于各種設(shè)備狀況的通信量的模擬，檢測和模擬的速度非常準(zhǔn)確和穩(wěn)定，轉(zhuǎn)成數(shù)字信號（DO）和模擬信號（AO）輸出，并廣泛應(yīng)用于單片機(jī)的設(shè)計之中套件。本次在模擬之中得以使用。方案二：AD0809模塊，AD0809是一個8位逐次逼近型A/D轉(zhuǎn)換器。它的組成包括一個A/D轉(zhuǎn)換器、一個8路模擬開關(guān)、一個地址鎖存譯碼器以及一個三態(tài)輸出鎖存器。多路開關(guān)可選通8個模擬通道，允許8路模擬量分時輸入，同時使用A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換。但是AD0809模塊信號單極性，電壓范圍的可工作值是0－5V，若信號太小，就必須進(jìn)行放大；而輸入的模擬量在轉(zhuǎn)換過程中應(yīng)該保持不變，如若模擬量變化太快，就需要在輸入前增加采保樣持電路。但是AD0809模塊的轉(zhuǎn)換精度受到了極大的限制，加之與FPGA的共同工作效果也并不出色，綜合考慮之后，本次不予采用。方案三：正點(diǎn)原子的高速AD模塊，高速AD轉(zhuǎn)換芯片由恩瑞浦公司生產(chǎn)的，型號是3PA1030。模塊的硬件結(jié)構(gòu)圖如下圖所示。3PA1030芯片的輸入模擬電壓轉(zhuǎn)換范圍是0V~2V，所以電壓輸入端需要先經(jīng)過電壓衰減電路，使輸入的-5V~+5V之間的電壓衰減到0V~2V之間，然后經(jīng)過3PA1030芯片將模擬電壓信號轉(zhuǎn)換成數(shù)字信號。3PA1030芯片，10位，50MSPS，也就是每秒采樣百萬次的模數(shù)轉(zhuǎn)換器，集成片上基準(zhǔn)電壓源和采樣保持放大器。擁有高性能低功耗的特點(diǎn)。并且正點(diǎn)原子是口碑比較好商家。圖2.43PA1030芯片工作原理3硬件電路分析3.1電路模塊框圖圖3-1開發(fā)示意圖圖3-1給出本系統(tǒng)的總體結(jié)構(gòu)框圖。本系統(tǒng)主要可以分成為三大模塊：數(shù)模轉(zhuǎn)換模塊、PHY接口模塊、MAC核心處理模塊。上位機(jī)通過RJ45接口也就是我們常說的網(wǎng)線接口與PHY相連接，PHY芯片在發(fā)送數(shù)據(jù)時，會通過MII接口將MAC層，也就是FPGA發(fā)過來的并行數(shù)據(jù)轉(zhuǎn)化為串行流數(shù)據(jù)，按照物理層的編碼規(guī)則把數(shù)據(jù)編碼轉(zhuǎn)換為模擬信號通過網(wǎng)口發(fā)送出去，接收數(shù)據(jù)的流程則正好相反。在給網(wǎng)卡接入網(wǎng)線的時候，PHY芯片會不斷發(fā)出脈沖信號來確定連接端是否有設(shè)備，雙方自動協(xié)商并確定連接速度、雙工模式、是否采用流控等。而協(xié)商的結(jié)果一般會是兩個設(shè)備中所能夠同時支持的最大速度和最佳的雙工模式。而數(shù)模轉(zhuǎn)換模塊則是與FPGA模塊相連，將數(shù)字量信號轉(zhuǎn)換成模擬量信號，接收并緩存信號，再發(fā)送給FPGA端，F(xiàn)PGA將這些數(shù)據(jù)發(fā)給電腦上位機(jī)，完成以太網(wǎng)通信系統(tǒng)的測試。圖3.2FPGA原理圖片3.2FPGA硬件電路設(shè)計這次使用的開發(fā)板使用Intel公司CycloneIV系列的EP4CE6E22C8型FPGA芯片，EP4CE6E22C8型FPGA芯片具有成本低，功耗低，資源較豐富的特點(diǎn)。板載SPIFLASH作為配置器件，是一款精致的FPGA最小系統(tǒng)。以下是FPGA的電路。1）具體來說，SPIFLASH作為大容量掉電不丟失存儲器，可用于存儲FPGA配置數(shù)據(jù)（固件），等效EPCS角色。也可用于存儲用戶數(shù)據(jù)。晶振：開發(fā)板上載有50MHz的有源晶振，能夠為FPGA提供穩(wěn)定的時鐘信號。電源：整板只需輸入一路5V電源即可工作，板載可實(shí)現(xiàn)從5V轉(zhuǎn)3.3V、5V轉(zhuǎn)2.5V和5V轉(zhuǎn)1.2V。電源芯片使用的是高效率開關(guān)電源芯片，由安森美公司生產(chǎn)制造，開關(guān)頻率高達(dá)1.7MHz，效率最高可達(dá)96%。用戶LED：板載4個LED燈，低電平有效。擴(kuò)展IO：核心板提供總共36+36+4=76個擴(kuò)展IO，用于和其它外設(shè)相連。圖3.2FPGA最小系統(tǒng)電路分配引腳圖如下：TXERGPIO0-16PIN_110RXD5GPIO0-5PIN_126TXENGPIO0-14PIN_112RXD4GPIO0-4PIN_127TXD7GPIO0-25PIN_86RXD3GPIO0-3PIN_128TXD6GPIO0-24PIN_87RXD2GPIO0-2PIN_129TXD5GPIO0-23PIN_98RXD1GPIO0-1PIN_132TXD4GPIO0-22PIN_99RXD0GPIO0-0PIN_133TXD3GPIO0-21PIN_100RXCGPIO0-9PIN_120TXD2GPIO0-20PIN_103RSTGPIO0-17PIN_106TXD1GPIO0-19PIN_104MDIOGPIO0-27PIN_84TXD0GPIO0-18PIN_105MDCGPIO0-26PIN_85TXCGPIO0-15PIN_111GTXCGPIO0-11PIN_115RXERGPIO0-10PIN_119CRSGPIO0-13PIN_113RXDVGPIO0-8PIN_121COLGPIO0-12PIN_114RXD7GPIO0-7PIN_124RXD6GPIO0-6PIN_1253.3以太網(wǎng)通信電路設(shè)計在本次畢業(yè)設(shè)計中，選用PHY芯片開發(fā)板。在FPGA的學(xué)習(xí)中對PHY芯片并不陌生。該芯片模塊已作為很多電子產(chǎn)品和路由器交換機(jī)設(shè)備的器件，優(yōu)勢是編程簡單易懂，而且功能易于實(shí)現(xiàn)，同時考慮到效率及其他因素，為了達(dá)到數(shù)據(jù)更新更快以及降低通信更加方便，PHY的下行接口為差分線（接RJ45水晶頭），接收和發(fā)送的是模擬信號，上行口是MII，接收和發(fā)送的是數(shù)字信號。MAC的上行口是PCI總線或SOC內(nèi)部總線，下行是MII接口連接的是PHY的上行口。采用FPGA作為中央控制器，完成對以太網(wǎng)控制器的控制、對數(shù)據(jù)的編碼和存儲。在接口和遙測設(shè)備之間采用隔離變壓器以保護(hù)接口。電路圖如下圖所示，引腳包括3.3v電壓管腳，接地管腳，復(fù)位管腳，在低電平時有效。以及兩個配置接口，4個發(fā)送方向接口和4個接收方向的接口圖3.31百兆網(wǎng)模塊通過這里與開發(fā)板相連接圖3.3PHY芯片原理圖PHY芯片的引腳連接即作用圖如下：管腳名說明方向備注D3V33.3V電壓管腳I注意電壓要求。通電前要再三確認(rèn)電壓GND接地管腳IE_RESET千兆網(wǎng)復(fù)位管腳。值為低電平時，復(fù)位有效。I配置接口E_MDIO配置接口中數(shù)據(jù)總線IO配置接口是通用標(biāo)準(zhǔn)接口，E_MDC配置接口的時鐘線I發(fā)送方向接口(開發(fā)板發(fā)送數(shù)據(jù)給本模塊，本模塊再發(fā)給網(wǎng)絡(luò)另一端)E_TXER發(fā)送包文錯誤指示信號。表示該包文是錯誤的。不常用，建議置為0即可。I發(fā)送接口的時序，其實(shí)關(guān)鍵的是TXC、TXD、TXEN。這跟明德?lián)P的規(guī)范信號一致的，TXC就是時鐘，TXD就是數(shù)據(jù)，TXEN就是VLD信號。但以太網(wǎng)發(fā)送的數(shù)據(jù)有格式要求，必須是以太網(wǎng)格式的包文。E_TXD發(fā)送包文數(shù)據(jù)總線，GMII使用8位；RGMII使用其中的4位。IE_TXC發(fā)送包文的時鐘信號，非GMII/RGMII模式時使用。IE_TXEN發(fā)送包文數(shù)據(jù)使能信號。表示傳輸給本模塊的數(shù)據(jù)有效。IE_GTXC發(fā)送包文的時鐘信號。GMII/RGMII模式時，時鐘必須是125MHz。I接收方向接口（本模塊從網(wǎng)絡(luò)另一端接收到數(shù)據(jù)，然后發(fā)給開發(fā)板）E_RXER接收包文錯誤指示信號，表示此包文有錯誤O接收接口的時序，關(guān)鍵的是RXC、RXD、RXDV。RXC就是時鐘，RXD就是數(shù)據(jù)，RXDV就是VLD信號。接收到數(shù)據(jù)容易，但要識別出數(shù)據(jù)的內(nèi)容，則需要按照以太網(wǎng)格式去解析。E_RXD接收的數(shù)據(jù)總線，GMII使用8位；RGMII使用其中的4位。OE_RXDV接收包文數(shù)據(jù)使能信號。表示傳輸給開發(fā)板的數(shù)據(jù)有效OE_RXC接收包文的時鐘信號。GMII/RGMII模式時，時鐘正常是是125MHz。O圖3.4自動協(xié)商設(shè)置PHY芯片發(fā)出脈沖信號來檢測對端是否有設(shè)備，它們通過標(biāo)準(zhǔn)的"語言”交流，互相協(xié)商并確定連接速度、雙工模式、是否采用流控等，以便兩個設(shè)備中能同時支持的最大速度和最好的雙工模式。3.4高速AD電路設(shè)計AD模塊電路主要包括擴(kuò)展口，AD芯片，電源電路模塊和低通濾波器，衰減電路。高速雙路AD模塊在電路中的作用是同時采集兩路外部模擬信號，在模塊內(nèi)部實(shí)現(xiàn)模數(shù)轉(zhuǎn)換/模數(shù)轉(zhuǎn)換，將轉(zhuǎn)換后的數(shù)字信號傳給FPGA管腳，F(xiàn)PGA內(nèi)部邏輯系統(tǒng)通過抓取數(shù)據(jù)將外部的模型信號呈現(xiàn)出來。雙路AD模塊使用到的管腳連接道路JP1上，這些管腳包括十位的數(shù)據(jù)，時鐘以及電源等信號。U2用于將5V電壓轉(zhuǎn)成VCC+（2.8V）供U1使用，U1將VCC+轉(zhuǎn)成了VCC-（-2.8V），±2.8V電壓供雙電源運(yùn)放TPH2501使用。U3負(fù)責(zé)將5V電壓轉(zhuǎn)成VCC（3.3V）。低通濾波器則是容許低頻信號通過，但減少頻率高于截止頻率的信號的通過。衰減電路則是如圖3.42所示，輸入的模擬信號IN1（V1）經(jīng)過衰減電路后得到AD_IN1（VO）信號，兩個模擬電壓信號之間的關(guān)系是VO=VI/5+1，即當(dāng)VI=5V時，VO=2V；VI=-5V時，VO=0V。圖3.5是AD的電源電路以及拓展口，3.6是衰減電路原理圖圖3.5電源電路以及拓展口圖3.6衰減電路原理圖

4軟件設(shè)計軟件設(shè)計主要是通過Verilog進(jìn)行編寫，可分為配置接口部分和網(wǎng)絡(luò)數(shù)據(jù)傳輸部分，這樣可以便于程序的編寫，有利于進(jìn)一步的分析和接下來的調(diào)試環(huán)節(jié)。整個系統(tǒng)的功能是由硬件和軟件的配合而實(shí)現(xiàn)的，之前的部分完成了硬件部分的分析和調(diào)試。從實(shí)現(xiàn)的功能分析，分成FPGA主程序，它是整個控制環(huán)節(jié)的核心部分，負(fù)責(zé)各部分的總控制工作；第二部分就是上位機(jī)執(zhí)行的子程序，又稱為執(zhí)行環(huán)節(jié)，也就是一個小的環(huán)節(jié)。4.1總程序設(shè)計系統(tǒng)軟件設(shè)計部分包括對PHY進(jìn)行初始化配置、模擬電壓采集、FIFO數(shù)據(jù)緩存、百兆以太網(wǎng)傳輸、上位機(jī)設(shè)計。首先，通過編寫代碼完成初始化內(nèi)部寄存器配置，然后數(shù)據(jù)捕獲模塊接收攝像頭傳輸?shù)臄?shù)據(jù)并加以處理輸入FIFO存儲器中，當(dāng)FIFO中的數(shù)據(jù)夠以太網(wǎng)發(fā)送一次時，百兆以太網(wǎng)模塊便從FIFO中取出數(shù)據(jù)進(jìn)行傳輸，最后由上位機(jī)接收數(shù)據(jù)并實(shí)時顯示。圖4-1程序流程圖數(shù)據(jù)流的具體走向則如系統(tǒng)框圖如圖4.12所示，F(xiàn)PGA開發(fā)板通過開發(fā)板上面的網(wǎng)口連接網(wǎng)線，然后網(wǎng)線連接電腦的網(wǎng)口來和上位機(jī)進(jìn)行通信。FPGA程序部分設(shè)計模塊的頂層模塊包括UDP模塊，fifo緩存數(shù)據(jù)模塊以及脈沖信號同步處理模塊。而為了方便實(shí)驗，將以太網(wǎng)數(shù)據(jù)接收模塊，以太網(wǎng)數(shù)據(jù)發(fā)送模塊以及以太網(wǎng)數(shù)據(jù)發(fā)送crc32校驗?zāi)K都放入了UDP模塊。這樣的話，可以直接調(diào)用這些模塊，而不用修改內(nèi)部模塊。上位機(jī)通過網(wǎng)口發(fā)送數(shù)據(jù)，到達(dá)FPGA的開發(fā)板，開發(fā)板通過網(wǎng)口來接受數(shù)據(jù)。網(wǎng)口下面有PHY芯片，PHY芯片將網(wǎng)線上面?zhèn)鬏數(shù)臄?shù)據(jù)流轉(zhuǎn)化成一個MII的接口，收據(jù)接收模塊根據(jù)MII的接口來把數(shù)據(jù)解析出來，然后將解析出來的有效數(shù)據(jù)，即UDP的數(shù)據(jù)段，寫到fifo里面。數(shù)據(jù)接收完成之后，以太網(wǎng)發(fā)送模塊開始從fifo中讀出數(shù)據(jù)，然后通過MII接口傳送到PHY芯片上。PHY芯片通過發(fā)送數(shù)據(jù)的接口，轉(zhuǎn)化成網(wǎng)線上傳輸?shù)臄?shù)據(jù)，再發(fā)送給上位機(jī)，而同時，crc檢驗?zāi)K對數(shù)據(jù)進(jìn)行校驗。這就是整個數(shù)據(jù)流的走向。圖4.2系統(tǒng)原理圖圖4.3MII接口的發(fā)送時序圖發(fā)送數(shù)據(jù)的時候，只要在發(fā)送時鐘的驅(qū)動下，拉高發(fā)送數(shù)據(jù)的使能信號，在結(jié)束發(fā)送的時候，再拉低信號。在拉高數(shù)據(jù)使能信號的同時，給出數(shù)據(jù)，就可以將信號以字節(jié)為單位發(fā)送出去。在發(fā)送時鐘的驅(qū)動下，RXDV為高電平的時候接受數(shù)據(jù)有效，為低電平的時候接收數(shù)據(jù)完成。圖4.4MII接口的接收時序圖4.2模數(shù)轉(zhuǎn)換環(huán)節(jié)程序：當(dāng)信號發(fā)生器產(chǎn)生模擬輸出源時，接口接到雙路AD芯片的信號輸入端，在雙路AD內(nèi)部實(shí)現(xiàn)AD轉(zhuǎn)換，將轉(zhuǎn)換后的信號送給FPGA，在FPGA端只需要給AD芯片輸出驅(qū)動時鐘信號和使能信號，AD芯片就可以完成模擬采集并且將采集到的模擬信號轉(zhuǎn)換成數(shù)字信號。圖4.5雙路AD系統(tǒng)框圖當(dāng)檢測到FPGA的PA1引腳為高電平時，即表示系統(tǒng)工作在數(shù)據(jù)采集情況下，則使得電壓采樣工作。在設(shè)定電壓采樣循環(huán)為1秒鐘時候，會用到FPGA內(nèi)部的定時器/計數(shù)器?？梢愿鶕?jù)不同的需要配置出不同的計數(shù)方式。該系統(tǒng)主要涉及完成對INTO引腳的信號的捕捉，對信號脈沖寬度的記錄以及對相連3個脈沖信號的寬度進(jìn)行比較。當(dāng)信號捕捉程序流程框圖如圖所示。圖4.6信號捕捉流程圖圖4.7程序流程圖以上是模擬信號轉(zhuǎn)換成數(shù)字信號的流程圖，在源程序中是不斷循環(huán)不斷采樣的。首先采集初始化，即對各個控制信號線復(fù)位，隨后就是對電壓是否異常進(jìn)行判斷，如果存在異常則重新采集電壓。如果不是則進(jìn)行下一步，將數(shù)據(jù)進(jìn)行采集，并且進(jìn)行數(shù)模轉(zhuǎn)換，然后將轉(zhuǎn)換后的數(shù)據(jù)傳輸至上位機(jī)，然后程序結(jié)束。4.3百兆以太網(wǎng)模塊化子程序在設(shè)計過程之中，百兆以太網(wǎng)系統(tǒng)的實(shí)現(xiàn)方式主要有：1）利用百兆以太網(wǎng)IP核，配合專用的PHY芯片實(shí)現(xiàn)數(shù)據(jù)傳輸；2）利用專用的網(wǎng)絡(luò)集成芯片，內(nèi)部集成MAC和PHY的功能，實(shí)現(xiàn)以太網(wǎng)數(shù)據(jù)傳輸。前者不僅價格昂貴，而且配置不靈活；后者傳輸速度不高。為此，本小節(jié)采用分模塊化的方法設(shè)計了一種基于子程序，將整個百兆以太網(wǎng)模塊拆分為物理層（PHY）模塊、數(shù)據(jù)鏈路層（MAC）模塊、網(wǎng)絡(luò)層（IP）模塊、傳輸層（UDP）模塊，同時將目的MAC地址、源MAC地址、目的IP地址、源IP地址、目的端口、源端口等用端口引出，當(dāng)應(yīng)用環(huán)境發(fā)生變化，只需在頂層模塊中修改端口參數(shù)，使得模塊的靈活性、可移植性增強(qiáng)。程序的編寫過程也變得更加容易清晰子程序部分子程序部分源IP地址目標(biāo)IP數(shù)據(jù)統(tǒng)計報文檢測可選字段數(shù)據(jù)傳輸查詢圖4.8程序流程圖4.4傳輸層UDP子程序UDP用戶數(shù)據(jù)報協(xié)議，是一種面向無連接的傳輸層協(xié)議。無連接是指在傳輸數(shù)據(jù)時，數(shù)據(jù)的發(fā)送端和接收端不建立邏輯連接。簡單來說，就是當(dāng)一臺計算機(jī)向另外一臺計算機(jī)發(fā)送數(shù)據(jù)時，發(fā)送端不會對接收端的存在進(jìn)行確認(rèn)，直接發(fā)出數(shù)據(jù)，同樣的，在接收端在收到數(shù)據(jù)時，也不會對發(fā)送端收到數(shù)據(jù)與否進(jìn)行反饋。由于UDP協(xié)議具有消耗資源小，通信效率高的特點(diǎn)，所以通常用于音頻、視頻和普通數(shù)據(jù)的傳輸(如視頻會議等)等方面的應(yīng)用傳輸，在應(yīng)用傳輸中，即使偶爾丟失一兩個數(shù)據(jù)包，也不會對接收結(jié)果產(chǎn)生太大影響。UDP協(xié)議是傳輸層中非常重要的兩個協(xié)議之一，是一種無連接的傳輸層協(xié)議。在本次畢業(yè)設(shè)計的程序中，傳輸層子程序采用狀態(tài)機(jī)加線性序列機(jī)的方式實(shí)現(xiàn)，同時為了實(shí)現(xiàn)模塊的復(fù)用，將數(shù)據(jù)長度UDP_Lenth、目的端口號Receive_UDP_addr、源端口Send_UDP_addr作為獨(dú)立的端口進(jìn)行引出，當(dāng)應(yīng)用于其他環(huán)境需要改變數(shù)據(jù)發(fā)送長度與端口號時，只需在頂層模塊中修改參數(shù)即可。圖4.9udp模塊展開圖Udp模塊包括以太網(wǎng)的校驗?zāi)K，以太網(wǎng)的發(fā)送模塊和接收模塊。以太網(wǎng)的發(fā)送模塊和以太網(wǎng)的接收模塊的信號端口都是直接與udp的頂層模塊相連接，發(fā)送模塊與接收模塊沒有直接的數(shù)據(jù)交換，而crc校驗?zāi)K是為發(fā)送模塊做校驗的。因為以太網(wǎng)復(fù)位信號是低電平有效，所以給udp高電平，讓其保持工作狀態(tài)。發(fā)送模塊：首先定義七個狀態(tài)，如上圖4.10所示初始狀態(tài)檢測到上升沿(tx_start_en),也就是開始發(fā)送的信號后，對ip的首部做校驗，校驗完成之后跳轉(zhuǎn)到發(fā)送前導(dǎo)碼和幀界定符的狀態(tài)，前導(dǎo)碼和幀界定符的發(fā)送完成之后，再發(fā)送以太網(wǎng)的幀頭，以太網(wǎng)幀頭包括目的mac地址，原mac地址以及ip協(xié)議類型，發(fā)送完成之后再按照互聯(lián)網(wǎng)協(xié)議根據(jù)格式發(fā)送ip的首部和udp的首部，接下里便是發(fā)送有效數(shù)據(jù)，緊接著發(fā)送四個字節(jié)crc的校驗值，發(fā)送完成數(shù)據(jù)之后，再次跳轉(zhuǎn)到空閑狀態(tài)，再次檢測發(fā)送信號，當(dāng)開始發(fā)送信號來臨，過程再次循環(huán)。接收模塊：接收模塊與發(fā)送模塊有些類似，同樣是定義了七個狀態(tài)，但是不需要crc校驗，只需要按照以太網(wǎng)的格式進(jìn)行數(shù)據(jù)解析。接收過程如上圖4.11所示，首先是初始狀態(tài)，在初始狀態(tài)不斷檢測以太是否有接收到數(shù)據(jù)，當(dāng)接收到的數(shù)據(jù)是55，那么就有可能是一個前導(dǎo)碼，那么開始檢測前導(dǎo)碼，如果接收前導(dǎo)碼或者幀界定符錯誤，則是直接跳轉(zhuǎn)到接收結(jié)束狀態(tài)，如果接收到的數(shù)據(jù)格式正確，則是接收到了前導(dǎo)碼和幀界定符，這個情況則是跳轉(zhuǎn)到下一個狀態(tài)，接收以太網(wǎng)的幀頭。以太網(wǎng)幀頭包含目的mac地址，如果mac地址錯誤，同樣直接跳轉(zhuǎn)到接收結(jié)束狀態(tài)，如果mac地址是開發(fā)板地址，則跳轉(zhuǎn)到接收ip首部，ip首部包含目的ip地址，如果接收ip地址和開發(fā)板地址不同，同樣直接跳轉(zhuǎn)到接收結(jié)束狀態(tài)，如果ip地址和開發(fā)板地址相同，說明接收正確，跳轉(zhuǎn)到接收udp的首部，udp首部接收完成之后，就接收有效數(shù)據(jù)，接收有效數(shù)據(jù)完成之后就算是接收完成了，接收完成之后跳轉(zhuǎn)到初始化狀態(tài)，重新開始一輪數(shù)據(jù)的接收。圖4.10發(fā)送過程圖4.11接收過程4.5本章小結(jié)這一章對主要的程序流程進(jìn)行了詳細(xì)的設(shè)計，是整個程序的難點(diǎn)部分，首先進(jìn)行主程序的設(shè)計，然后對各個子程序，分別進(jìn)行設(shè)計，最后再通過調(diào)用文件中斷等，進(jìn)行整體的系統(tǒng)完善和代碼編寫。

5系統(tǒng)調(diào)試5.1分步調(diào)試1、測試工具測試儀器及軟件：數(shù)字萬用表，PC機(jī)，串口調(diào)試助手，quartusⅡ，上位機(jī)網(wǎng)絡(luò)調(diào)試助手。2、測試方法使系統(tǒng)運(yùn)行，觀察系統(tǒng)硬件檢測是否正常（包括FPGA最小系統(tǒng)，A/D轉(zhuǎn)換板等）。系統(tǒng)自帶測試表格數(shù)據(jù)，觀察顯示數(shù)據(jù)是否相符合即可。百兆網(wǎng)應(yīng)用系統(tǒng)的硬件調(diào)試和軟件調(diào)試是分不開的，但通常是先排除系統(tǒng)中明顯的硬件故障后才和軟件結(jié)合起來調(diào)試。在進(jìn)行硬件調(diào)試時先進(jìn)行靜態(tài)調(diào)試，用萬用表等工具在樣機(jī)加電前根據(jù)原理圖和裝配圖仔細(xì)檢查線路核對元器件的型號、規(guī)格的連接是否正常。然后加電檢查各點(diǎn)電位是否正常。接下來再借助仿真器進(jìn)行聯(lián)機(jī)調(diào)試，分別測試擴(kuò)展的RAM、I/O口、I/O設(shè)備、程序存儲器以及晶振和復(fù)位電路并改正其中的錯誤。圖5.1實(shí)物連接圖使用串口調(diào)試助手與萬用表，觀察開發(fā)板與串口之間傳輸數(shù)據(jù)正確與否，上位機(jī)所顯示的電壓是否正常。3、測試結(jié)果分析自檢正常，上位機(jī)顯示正常，串口傳輸數(shù)據(jù)正確，F(xiàn)PGA和PHY工作。因為芯片是塑料封裝，所以對長時間工作的穩(wěn)定性不是相當(dāng)高，需要一個很短的時間才能達(dá)到穩(wěn)定。最后將硬件及軟件結(jié)合起來進(jìn)行系統(tǒng)的統(tǒng)一調(diào)試。實(shí)現(xiàn)相應(yīng)的功能。圖5.2測試結(jié)果5.2本章小結(jié)這一章主要是對系統(tǒng)實(shí)物部分進(jìn)行詳細(xì)的測試，通過測試可以驗證程序的正確性，是一個非常重要的步驟，通過測試可知，本次實(shí)驗可以使用FPGA開發(fā)板以及PHY芯片開發(fā)板，通過FPGA控制PHY芯片的驅(qū)動，通過模數(shù)轉(zhuǎn)換器(采樣率大于10MSPS,位數(shù)大于8bit）采集電壓信號，然后利用該以太網(wǎng)系統(tǒng)把電壓信號發(fā)送到開源上位機(jī)，本設(shè)計功能實(shí)現(xiàn)完全正常。6總結(jié)本文前面五章，對通信數(shù)據(jù)傳輸模型進(jìn)行了詳細(xì)的闡述，設(shè)計了以FPGA為核心的百兆以太網(wǎng)通信，能夠?qū)崿F(xiàn)通信數(shù)據(jù)模擬的功能。在本次設(shè)計過程中，我先參閱整理了大量資料，再結(jié)合所學(xué)專業(yè)知識設(shè)計多種方案，經(jīng)過比較確定了最終方案，接著分別設(shè)計出各個單元電路，完成了一個完整的系統(tǒng)設(shè)計。需要注意的是各電路中很多數(shù)值、公式、計算方法的設(shè)置運(yùn)用。同時也讓我充分了解并熟悉了這些理論知識的諸多運(yùn)用。首先利用AD/DA實(shí)現(xiàn)電壓的采集，F(xiàn)PGA檢測到了電壓的信號，利用AD轉(zhuǎn)換實(shí)現(xiàn)了模擬量到數(shù)字量的轉(zhuǎn)換從而實(shí)現(xiàn)傳輸，轉(zhuǎn)換結(jié)果最終實(shí)現(xiàn)了以下效果：以太網(wǎng)系統(tǒng)成功將數(shù)據(jù)傳輸至上位機(jī)?？偠灾?，達(dá)到了預(yù)期的功能效果。接著在此結(jié)構(gòu)的基礎(chǔ)上，在未來的工作中打算驗證其在千兆條件下系統(tǒng)的可行性，進(jìn)一步提出為千兆通信的新的系統(tǒng)而機(jī)構(gòu)。

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