1、本科畢業(yè)設(shè)計(jì)（論文）中期檢查報(bào)告課題名稱： 基于FPGA的等精度多功能頻率測(cè)試儀 學(xué)院（系）： 自動(dòng)化學(xué)院（電技系） 年級(jí)專業(yè)： 電技10級(jí)*班（學(xué)號(hào)*） 學(xué)生姓名： * 指導(dǎo)教師： * 檢查日期： 2014年4月30日 一、 課題已完成的內(nèi)容自畢業(yè)設(shè)計(jì)開始進(jìn)入正題以來，經(jīng)過認(rèn)真的學(xué)習(xí)和刻苦的鉆研，我現(xiàn)在已經(jīng)掌握了FPGA和單片機(jī)的一些基本功能，進(jìn)一步了解了在設(shè)計(jì)當(dāng)中單片機(jī)系統(tǒng)SOC系統(tǒng)，完成了主系統(tǒng)部分和頻率計(jì)FPGA設(shè)計(jì)部分的VHDL程序設(shè)計(jì)1、 課題的需求分析基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，即測(cè)量精度隨被測(cè)信號(hào)的頻率的變化而變化，在實(shí)用中有較大的局限性，而

2、等精度頻率計(jì)不但具有較高的測(cè)量精度，且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。在此完成的設(shè)計(jì)項(xiàng)目可達(dá)到的指標(biāo)為：1頻率測(cè)量測(cè)量范圍 信號(hào)：方波、正弦波；幅度：0.5V5V；頻率：0.1Hz10MHzb測(cè)量誤差0.001%2脈沖寬度測(cè)量 a測(cè)量范圍 信號(hào)：脈沖波；幅度：0.5V5V；脈沖寬度1s 1sb測(cè)量精度0.1s3測(cè)量并顯示周期脈沖信號(hào)（幅度0.5V5V、頻率1Hz1kHz）的占空比， 占空比變化范圍為10%90%，測(cè)量誤差1%。4顯示器 十進(jìn)制數(shù)字顯示，顯示刷新時(shí)間為5秒的輪流顯示或固定顯示，可轉(zhuǎn)換。5. 具有自校功能，時(shí)標(biāo)信號(hào)頻率為1MHz。6. 自行設(shè)計(jì)滿足本設(shè)計(jì)任務(wù)要求的穩(wěn)壓電源。在以

3、上測(cè)量范圍以及測(cè)量誤差條件下，進(jìn)行小信號(hào)的頻率測(cè)量，提出并實(shí) 現(xiàn)抗干擾的措施。2、熟悉測(cè)頻原理及FPGA功能 FPGA器件擔(dān)任測(cè)頻的核心電路模塊,傳統(tǒng)的測(cè)頻原理是在一定的時(shí)間間隔T內(nèi)測(cè)某個(gè)周期信號(hào)的重復(fù)變化次數(shù)N,其頻率可表示為f=N/T，這種測(cè)量方式的精度會(huì)隨被測(cè)信號(hào)頻率的下降而降低。本設(shè)計(jì)采用等精度測(cè)頻方法，“預(yù)置門控信號(hào)”CL可由單片機(jī)發(fā)出，可以證明，在一秒至0.1秒間選擇的范圍內(nèi)，CL的時(shí)間寬度對(duì)測(cè)頻精度幾乎沒有影響，在此設(shè)其寬度為TBZH和TF模塊式兩個(gè)可控的32位高速計(jì)數(shù)器，BENA和ENA分別是他們的技術(shù)允許信號(hào)端，高電平有效。標(biāo)準(zhǔn)頻率信號(hào)從BZH的時(shí)鐘輸入端BCLK輸入，設(shè)其頻

4、率為F；經(jīng)整形后的被測(cè)信號(hào)從與BZH相似的32位計(jì)數(shù)器TF的時(shí)鐘輸入端TCLK輸入，設(shè)其真實(shí)頻率值為F1，被測(cè)頻率為F2. 測(cè)頻原理為，測(cè)頻開始前，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0，同時(shí)通過信號(hào)ENA，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門控信號(hào)CL為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過時(shí)Q端才被置1，與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器BZH和TF，進(jìn)入計(jì)數(shù)允許周期。在此期間，BHT和TF分別對(duì)被測(cè)信號(hào)（頻率為Fx）和標(biāo)準(zhǔn)頻率信號(hào)(F s)同時(shí)計(jì)數(shù)。當(dāng)T秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，才通過D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。CL的寬度和發(fā)生的

5、時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)（START）允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào)TCLK的完整周期數(shù)這樣一個(gè)事實(shí)，這正是確保TCLK在任何頻率條件下都能保持恒定精度的關(guān)鍵，并且，Cl寬度的改變以及隨機(jī)的出現(xiàn)時(shí)間的誤差最多只有BCLK信號(hào)的一個(gè)時(shí)鐘周期，如果BCLK由精確穩(wěn)定的警惕振蕩器（100MHz）發(fā)出，則任何時(shí)刻的絕對(duì)測(cè)量誤差只有億分之一秒。設(shè)在一次預(yù)置門時(shí)間T中被測(cè)信號(hào)的計(jì)數(shù)為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值Ns，則下式成立：Fx/Nx=Fs/Ns，最后通過控制SEl選擇信號(hào)和64位至8位的多路選擇器MUX64-8，將計(jì)數(shù)器BHZ和TF中得2位數(shù)據(jù)8次讀入單片機(jī)并按上市進(jìn)行計(jì)算和顯示結(jié)果 star

6、MUX648SEL2.0 BZHBENABCLK BZQ31.0CLR 100MHz標(biāo)準(zhǔn)頻率信號(hào)BCLKD QCLR 預(yù)置門控信號(hào) 被測(cè)頻率TCLK TFENATCLK TSQ 31.0CLR Data7.0清零信號(hào)CLR 數(shù)據(jù)輸出通道選擇 SEL2.0 等精度頻率計(jì)主控結(jié)構(gòu)3、 完成單片機(jī)模塊及了解SOC系統(tǒng) 單片機(jī)用于控制FPGA的測(cè)頻操作和讀取數(shù)據(jù)，并作出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)P0口直接讀取測(cè)試數(shù)據(jù)，P2口向FPGA發(fā)控制命令。管腳連接方式1） 單片機(jī)的P0口接8位數(shù)據(jù)DATA7.0,負(fù)責(zé)讀取測(cè)頻數(shù)據(jù)。2） 單品阿基可以通過信號(hào)START，了解計(jì)數(shù)是否結(jié)束，以確定合適可以讀取數(shù)據(jù)。3）

7、 EEND的功能與START基本相同，當(dāng)其由低電平變成高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束。4） P2.2，P2.1和P2.0與SEL2.0相接，用于控制多路通道的數(shù)據(jù)選擇。當(dāng)SEL分別為“000”，“001”“010”“011”時(shí)，由低8位到高8位讀出標(biāo)準(zhǔn)頻率計(jì)數(shù)值；當(dāng)SEL分別為“100”，“101”，“110”，“111”時(shí)，由低8位到高8位讀出待測(cè)頻率計(jì)數(shù)值。5） P2.4接清零信號(hào)CLR，高電平有效。每一測(cè)頻周期開始時(shí)，都應(yīng)該首先清零。6） P2.5和P2.6分別接控制信號(hào)CL和SPUL。CL和SPUL協(xié)同控制測(cè)試操作。即當(dāng)SOUL為1時(shí)，CL作為預(yù)置門控信號(hào)，用于測(cè)頻計(jì)數(shù)的時(shí)間控制；當(dāng)SPUL

8、為“0”時(shí)CL作為測(cè)脈寬控制信號(hào)。這時(shí)，CL若為1測(cè)TCLK的高電平脈寬，而當(dāng)CL為0時(shí)，則測(cè)TCLK的低電平脈寬。然后分別從DATA數(shù)據(jù)口讀出BZH對(duì)標(biāo)準(zhǔn)頻率的計(jì)數(shù)，即只需令SEL的取值分別為“000”，“001”，“010”，“011”即可。 4、主系統(tǒng)設(shè)計(jì)系統(tǒng)的核心部分為單片機(jī)核可編程芯片F(xiàn)PGA。所有信號(hào)包括基準(zhǔn)頻率信號(hào)和被測(cè)信號(hào)均可在89C51單片機(jī)的控制下送入FPGA芯片中，由一片F(xiàn)PGA完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。單片機(jī)對(duì)整個(gè)系統(tǒng)進(jìn)行控制，包括對(duì)鍵盤信號(hào)的讀入與處理；對(duì)FPGA測(cè)量過程的控制，測(cè)量結(jié)果數(shù)據(jù)的處理；最后將測(cè)量結(jié)果送顯示電路顯示輸出。被測(cè)信號(hào)通過整

9、形電路主要對(duì)被測(cè)信號(hào)進(jìn)行限幅、放大、整形后送入FPGA，用50MHz的有源晶振作為FPGA的測(cè)試標(biāo)準(zhǔn)頻率兩個(gè)信號(hào)送入FPGA芯片中，通過控制鍵盤，決定頻率計(jì)的摸個(gè)功能，單片機(jī)電路讀取鍵盤上的信號(hào)送入FPGA進(jìn)行相應(yīng)的數(shù)據(jù)處理后，進(jìn)入數(shù)碼管顯示。電源部分采用220V交流電經(jīng)變壓、濾波、穩(wěn)壓后得到5V電壓供整個(gè)系統(tǒng)使用二、 取得階段性成果 1、 頻率計(jì)測(cè)頻時(shí)序圖從圖中可以看出，SPUL=1時(shí)，系統(tǒng)進(jìn)行等精度測(cè)頻，這時(shí)，CLR一個(gè)正脈沖后，系統(tǒng)被初始化。然后CL被置為高電平，但這是兩個(gè)計(jì)數(shù)器并未開始計(jì)數(shù)（START=0）知道伺候被測(cè)信號(hào)TCLK出現(xiàn)一個(gè)上升沿，START=1時(shí)兩個(gè)計(jì)數(shù)器同時(shí)啟動(dòng)分別對(duì)

10、被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)開始計(jì)數(shù)，期中BZQ和TSQ分別為標(biāo)準(zhǔn)頻率計(jì)數(shù)器和被測(cè)頻率計(jì)數(shù)器的計(jì)數(shù)值。由圖見，在CL變?yōu)榈碗娖胶?，?jì)數(shù)仍未停止，直到TCLK出現(xiàn)一個(gè)上升沿為止，這時(shí)STASRT=0，可作為單片機(jī)料及計(jì)數(shù)結(jié)束的標(biāo)志信號(hào)。仿真波形中TCLK和BCLK的周期分別為100us和500ns，由圖可見，技術(shù)結(jié)果是，對(duì)TCLK的計(jì)數(shù)值為5，對(duì)BCLK的計(jì)數(shù)值是64（16進(jìn)制）。通過控制SEL就能按照8個(gè)8位將兩個(gè)計(jì)數(shù)器中的32位讀入單片機(jī)中進(jìn)行計(jì)算。從圖中的波形可以看出，該程序的等精度測(cè)頻的功能完全正確。2、 完成單片機(jī)主程序單片機(jī)主程序流程圖，如圖NNNYYY開始單片機(jī)及10K10初始化按鍵檢測(cè)及設(shè)

11、置狀態(tài)標(biāo)志標(biāo)志測(cè)頻率？標(biāo)志測(cè)脈寬？標(biāo)志測(cè)占空？設(shè)置測(cè)頻率方式設(shè)置測(cè)脈寬方式設(shè)置測(cè)占空比方式讀取數(shù)據(jù)讀取數(shù)據(jù)讀取數(shù)據(jù)數(shù)據(jù)計(jì)算及轉(zhuǎn)換數(shù)據(jù)計(jì)算及轉(zhuǎn)換數(shù)據(jù)計(jì)算及轉(zhuǎn)換轉(zhuǎn)換的BCD數(shù)送回10K10的寄存單元主程序流程系統(tǒng)初始化后，有鍵盤掃描子程序讀入要執(zhí)行的功能鍵。比如要執(zhí)行功能為測(cè)頻功能，那么讀入鍵之后馬上跳轉(zhuǎn)到測(cè)頻子程序，將CPLD內(nèi)的計(jì)數(shù)器清零，然后通過鍵盤將預(yù)置門的時(shí)間讀入單片機(jī)，打開預(yù)置門進(jìn)行測(cè)頻計(jì)數(shù)，等預(yù)置門時(shí)間到后，關(guān)斷預(yù)置門，CPLD關(guān)斷預(yù)置門后將給單片機(jī)一個(gè)結(jié)束信號(hào)，單片機(jī)核讀到結(jié)束信號(hào)后，通過置CADRA，ADRB的四個(gè)狀態(tài)，分四次將測(cè)頻結(jié)果的32位數(shù)據(jù)讀入單片機(jī)，計(jì)算后將結(jié)果轉(zhuǎn)換為BCD碼LED顯示輸出。在空閑狀態(tài)程序始終掃描鍵盤，等待輸入，執(zhí)行完某一功能程序又會(huì)回到鍵盤掃描狀態(tài)上來。三、下一步工作計(jì)劃和研究內(nèi)容1、完成頻率計(jì)軟件設(shè)計(jì)及仿真2、完成VHDL程序設(shè)計(jì)和單片機(jī)主程序設(shè)計(jì)3、完成各模塊設(shè)計(jì)及仿真分析4、獲得整體仿真圖5、對(duì)畢業(yè)設(shè)計(jì)的整體結(jié)構(gòu)的合理性進(jìn)行修正6、對(duì)畢業(yè)設(shè)計(jì)細(xì)節(jié)之處進(jìn)行修改7、增強(qiáng)頻率計(jì)測(cè)量的準(zhǔn)確性，減少誤差，運(yùn)用所學(xué)理