1、硬件描述語(yǔ)言與數(shù)字系統(tǒng)開(kāi)發(fā),第2章 可編程邏輯器件概述,可編程邏輯器件及其發(fā)展 SPLD的基本結(jié)構(gòu)與邏輯表示 四種簡(jiǎn)單PLD簡(jiǎn)介 CPLD結(jié)構(gòu)原理 FPGA結(jié)構(gòu)原理,第2章 可編程邏輯器件概述,2.1 可編程邏輯器件及其發(fā)展,可編程邏輯邏輯器件PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞于20世紀(jì)70年代單片機(jī)的發(fā)明與使用。 可編程邏輯器件能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡(jiǎn)單的74系列電路，都可以用可編程邏輯器件來(lái)實(shí)現(xiàn)?？删幊踢壿嬈骷缤粡埌准埢蚴且欢逊e木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法或硬件描述語(yǔ)言，自由地設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，通過(guò)軟件仿真，我們可以事

2、先驗(yàn)證設(shè)計(jì)的正確性，還可以利用PLD的在線修改能力，隨時(shí)修改設(shè)計(jì)。 使用可編程邏輯器件來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少芯片面積，提高系統(tǒng)的可靠性。可編程邏輯器件的這些優(yōu)點(diǎn)使得可編程邏輯器件技術(shù)在20世紀(jì)90年 代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL (Hardware Description Language)的進(jìn)步。,PLD的分類(lèi)-按集成度分類(lèi),1熔絲(Fuse)型器件。,2反熔絲(Anti-fuse)型器件 。,3EPROM型。,4EEPROM型 。,5SRAM型 。,6Flash型 。,PLD的分類(lèi)-按編程工藝分類(lèi),PLD的發(fā)展歷程,熔絲編程的PR

3、OM和PLA器件,AMD公司推出PAL器件,GAL器件,FPGA器件 EPLD器件,CPLD器件,內(nèi)嵌復(fù)雜功能模塊的SoPC,早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器(PROM)、紫外線可擦除只讀存儲(chǔ)器(EPROM)和電可擦除只讀存儲(chǔ)器(EEPROM)三種，它們由全譯碼的與陣列和可編程的或陣列組成，由于陣列規(guī)模大，速度低，主要用途是作存儲(chǔ)器用。 20世紀(jì)70年代中期，出現(xiàn)了一類(lèi)結(jié)構(gòu)上稍顯復(fù)雜的可編程芯片，稱(chēng)為可編程邏輯陣列PLA(Programmable Logic Array)。它由可編程的與陣列和可編程的或陣列組成，雖然陣列規(guī)模增大，提高了芯片的利用率，但由于編程復(fù)雜,支持PLA的開(kāi)發(fā)軟件

4、有一定難度，因而也沒(méi)有得到廣泛應(yīng)用。 20世紀(jì)70年代末，美國(guó)一公司率先提出了可編程陣列邏輯器件PAL(Programmable Array Logic)。PAL由可編程的與陣列和固定的或陣列構(gòu)成，采用熔絲編程方式、雙極型工藝制造。PAL在器件的工作速度、輸出結(jié)構(gòu)種類(lèi)上較早期的可編程邏輯器件有了很大進(jìn)步，但由于其輸出方式固定不能重新組態(tài)，所以編程靈活性較差，又由于采用的是PROM工藝，只能一次性編程，使用者仍要承擔(dān)一定風(fēng)險(xiǎn)。,20世紀(jì)80年代中期，Lattice公司發(fā)明了通用陣列邏輯GAL(Generic Array Logic)。它和PAL的區(qū)別在于GAL的輸出電路可以組態(tài)，且大多采用UVC

5、MOS或EECMOS工藝，實(shí)現(xiàn)了重復(fù)編程，通?？刹翆?xiě)百次以上，甚至上千次。由于GAL芯片具有很強(qiáng)的靈活性，設(shè)計(jì)風(fēng)險(xiǎn)小，可以取代大部分SSIC、MSIC和PAL器件，所以在20世紀(jì)80年代得到廣泛應(yīng)用。 這些早期可編程邏輯器件的一個(gè)共同特點(diǎn)是都屬于低密度PLD，結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。 其后，隨著集成電路工藝水平的不斷提高，PLD突破了傳統(tǒng)的單一結(jié)構(gòu)，向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更寬的方向發(fā)展，相繼出現(xiàn)了各種不同結(jié)構(gòu)的高密度PLD：20世紀(jì)80年代中后期，Altera公司推出了一種新型的可擦除、可編程邏輯器件EPLD (Erasable P

6、rogrammable Logic Device)，它采用CMOS和UVEPROM工藝制作，集成度比PAL和GAL高得多，設(shè)計(jì)也更加靈活，但內(nèi)部互聯(lián)能力比較弱。,1985年Xilinx公司首家推出了現(xiàn)場(chǎng)可編程門(mén)陣列器件FPGA(Field Programmable Gate Array)，它是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置設(shè)計(jì)等許多優(yōu)點(diǎn)。FPGA出現(xiàn)后立即受到世界范圍內(nèi)電了工程師的普遍歡迎，并得到迅速發(fā)展。 20世紀(jì)80年代末，Latt

7、ice公司提出在系統(tǒng)可編程ISP (In System Programmable)技術(shù)后，相繼出現(xiàn)了一系列具備在系統(tǒng)可編程能力的復(fù)雜可編程邏輯器件CPLD (Complex Programmable Logic Device)，CPLD是在EPLD的基礎(chǔ)上發(fā)展起來(lái)的，它采用EECMOS工藝制作，增加了內(nèi)部聯(lián)線，改進(jìn)了內(nèi)部結(jié)構(gòu)體系，從而比EPLD性能更好，設(shè)計(jì)更加靈活，其發(fā)展也非常迅速。 不同廠家對(duì)可編程邏輯器件的叫法也不盡相同。Xilinx公司把基于查找表技術(shù)，SRAM工藝，要外掛配置用的EEPROM的可編程邏輯器件稱(chēng)為FPGA；把基于乘積項(xiàng)技術(shù)、Flash工藝(類(lèi)似EEPROM工藝)的可編程

8、邏輯器件稱(chēng)為CPLD。而Altera公司把自己的可編程邏輯器件產(chǎn)品MAX系列(乘積項(xiàng)技術(shù)，EEPROM工藝)、FLEX系列(查找表技術(shù)，SRAM工藝)都叫做CPLD。,20世紀(jì)90年代以后，高密度PLD在生產(chǎn)工藝、器件的編程和測(cè)試技術(shù)等方面都有了飛速發(fā)展，CPLD的集成度一般可達(dá)數(shù)干甚至上萬(wàn)門(mén)。A1tera公司的EPM9560，其單密度達(dá)到12000個(gè)可用門(mén)，包含多達(dá)50個(gè)宏單元，216個(gè)用戶IO引腳，并能提供15ns的腳至腳延時(shí)，16位計(jì)數(shù)的最高工作頻率為118MHz。目前，CPLD的集成度最多可達(dá)幾百萬(wàn)個(gè)等效門(mén)以上，最高工作速度已超過(guò)180MHz，F(xiàn)PGA的門(mén)級(jí)延時(shí)已小于3ns。在系統(tǒng)可編

9、程技術(shù)、邊界掃描技術(shù)的出現(xiàn)，也使器件在編程技術(shù)和測(cè)試技術(shù)及系統(tǒng)可重構(gòu)技術(shù)方面有了很快的發(fā)展。,2.2 SPLD的基本結(jié)構(gòu)與邏輯表示,SPLD（Simple Programmable Logic Device）包括PROM、PLA、PAL和GAL等。由于CPLD是在PAL和GAL基礎(chǔ)上發(fā)展起來(lái)的，因此下面首先介紹簡(jiǎn)單PLD的結(jié)構(gòu)特點(diǎn)。 1 簡(jiǎn)單PLD的基本結(jié)構(gòu),PLD的基本結(jié)構(gòu)如上圖所示，由輸入電路，與/或陣列及輸出/反饋電路幾部分組成， 各主要部分功能介紹如下：,輸入電路：由輸入緩沖器組成，它使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力，并產(chǎn)生互補(bǔ)輸入信號(hào)（原變量/反變量）。 與/或陣列：是PLD 的主體。與

10、陣列由與門(mén)陣列組成，主要功能是進(jìn)行輸入變量的與運(yùn)算，產(chǎn)生乘積項(xiàng)；或陣列由或門(mén)陣列組成，主要功能是將與陣列產(chǎn)生的乘積項(xiàng)有選擇地進(jìn)行或運(yùn)算，形成與或項(xiàng)，有效地實(shí)現(xiàn)“積之和”形式的組合邏輯函數(shù)。 輸出/反饋電路：輸出電路可以提供不同的輸出方式，如直接輸出(組合方式)或通過(guò)寄存器輸出(時(shí)序方式)。主要由輸出緩沖器（三態(tài)門(mén)）組成，可以產(chǎn)生輸出信號(hào)，并根據(jù)功能要求，通過(guò)三態(tài)門(mén)控制數(shù)據(jù)直接輸出或反饋到輸入端，提供反饋信息。 眾所周知，任何一個(gè)組合邏輯函數(shù)均可轉(zhuǎn)化為與或表達(dá)式，用與或表達(dá)式來(lái)描述，也就是說(shuō)，可用“與或”兩級(jí)電路來(lái)實(shí)現(xiàn)，而任何一個(gè)時(shí)序電路又都是由組合電路加上存儲(chǔ)反饋電路構(gòu)成，因此，PLD的這種結(jié)

11、構(gòu)方式對(duì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)具有普遍的意義。,PLD的互補(bǔ)緩沖器 PLD的互補(bǔ)輸入 PLD中與陣列表示,PLD中或陣列表示 陣列線連接表示,2 簡(jiǎn)單PLD的邏輯表示,因?yàn)镻LD內(nèi)部電路的連接規(guī)模很大，用傳統(tǒng)的邏輯電路表示方法很難描述PLD的內(nèi)部結(jié)構(gòu)，所以對(duì)PLD內(nèi)各部分進(jìn)行描述時(shí)采用了一些特殊的簡(jiǎn)化方法。 （1）PLD內(nèi)部的連接點(diǎn)： PLD陣列中行線與列線相交點(diǎn)的連接可用下面3種方式表示：,若交叉處有“”，表示實(shí)體連接，是一個(gè)不可編程的固定連接； 若交叉處無(wú)標(biāo)記，則表示行線與列線不連接(或編程后被擦除)； 若交叉處有“”，則表示編程連接，是一個(gè)可編程的單元，習(xí)慣上表示編程連通。,實(shí)際上，可編程的含

12、義就是指在可編程的陣列區(qū)中留有一定的“連線區(qū)”，可通過(guò)編程來(lái)確定其連線方式。在采用熔絲工藝的PLD器件中，用戶編程前，所有可編程點(diǎn)處的熔絲都處于接通狀態(tài)，因此可編程點(diǎn)上處處都有“”；用戶編程后，可編程點(diǎn)上的熔絲有的被保留（接通），有的被擦除（熔斷），行線與列線不再連接。在無(wú)實(shí)體熔絲的PLD器件中， 編程后有“”的行線與列線交叉點(diǎn)等價(jià)于CMOS管的導(dǎo)通，無(wú)“”的行線與列線交叉點(diǎn)等價(jià)于CMOS管的截至。,（2）輸入、輸出緩沖器： PLD的輸入、輸出緩沖器是單輸入、雙輸出的緩沖單元，采用了互補(bǔ)輸出結(jié)構(gòu)， 一端是高有效輸出，另一端是低有效輸出，其表示法如下圖所示。,（3）與陣列、或陣列： PLD中的與

13、門(mén)可用下圖 (a) 表示。圖中與門(mén)的輸入線通常畫(huà)成行(橫)線，與門(mén)的所有輸入變量都稱(chēng)為輸入項(xiàng)，用與行線垂直的列線表示與門(mén)的輸入。與門(mén)的輸出稱(chēng)為乘積項(xiàng)P，圖 (a)中與門(mén)輸出PABD。類(lèi)似地， PLD中的或門(mén)可用下圖 (b) 表示。,圖 (a),圖 (b),2 通常，PLD電路中只有部分電路可以編程或組態(tài)，PROM、PLA、PAL和GAL四種SPLD的功能、作用不盡相同，主要是它們的電路結(jié)構(gòu)和編程情況不同，下表列出了四種PLD電路的結(jié)構(gòu)持點(diǎn)。,2.3 四種簡(jiǎn)單PLD簡(jiǎn)介,PROM陣列圖,PROM完成半加器功能,PLA陣列圖,PAL結(jié)構(gòu),從陣列結(jié)構(gòu)圖可以看出，可編程陣列邏輯PAL與陣列可編程，或陣

14、列固定連接，每個(gè)或門(mén)的輸出是若干個(gè)乘積項(xiàng)之和，其中乘積項(xiàng)的數(shù)目是固定的。一般在PAL產(chǎn)品中，最多的乘積項(xiàng)數(shù)可達(dá)8個(gè)。 PAL和GAL的主要差別在于輸出結(jié)構(gòu)不同。PAL有幾種固定的輸出結(jié)構(gòu)，選定芯片型號(hào)后，其輸出結(jié)構(gòu)也就選定了。例如，產(chǎn)品PAL16L8屬于組合型PAL器件，其芯片中每一個(gè)輸出端的結(jié)構(gòu)如下圖所示。圖中或門(mén)的輸出最多可以包含7個(gè)乘積項(xiàng)，最上面的與門(mén)所對(duì)應(yīng)的乘積項(xiàng)用來(lái)控制三態(tài)門(mén)的輸出。當(dāng)與門(mén)輸出為“0”時(shí)，三態(tài)門(mén)禁止，輸出呈高阻狀態(tài)，I/O引腳作為輸入使用；當(dāng)與門(mén)輸出為“l(fā)”時(shí)，三態(tài)門(mén)被選通，I/O引腳作為輸出使用。兩種情況下的信號(hào)都可以通過(guò)互補(bǔ)輸出緩沖器反饋至與陣列的輸入端。下圖中只

15、畫(huà)出了其中一個(gè)輸出，PAL16L8有8個(gè)這樣的輸出端。由于8個(gè)輸出相對(duì)獨(dú)立，互不牽扯，輸出的時(shí)間也可能不一致，因此稱(chēng)為“異步I/O輸出結(jié)構(gòu)”。,又如，產(chǎn)品PAL16R8屬于寄存器型PAL器件(R代表Register)，其芯片中每個(gè)輸出結(jié)構(gòu)如下圖所示，稱(chēng)為“寄存器輸出結(jié)構(gòu)”。當(dāng)系統(tǒng)時(shí)鐘(CLOCK)的上升沿來(lái)到后，或門(mén)的輸出被存入D觸發(fā)器，然后通過(guò)選通三態(tài)緩沖器再將它送至輸出端。同時(shí)， D觸發(fā)器的輸出Q 還可以反饋至與門(mén)陣列，這樣能記憶原來(lái)的狀態(tài)，從而實(shí)現(xiàn)時(shí)序邏輯功能。PAL器件除了這兩種輸出結(jié)構(gòu)外，還有專(zhuān)用組合輸出、異或輸出和算術(shù)選通反饋輸出結(jié)構(gòu)等，共有20多種不同的型號(hào)可供用戶選用。,PAL

16、16V8部分結(jié)構(gòu)示意圖,邏輯宏單元,輸入/輸出口,輸入口,GAL結(jié)構(gòu),時(shí)鐘信 號(hào)輸入,三態(tài) 控制,可編程 與陣列,固定或 陣列,G A L 1 6 V 8 結(jié) 構(gòu) 示 意 圖,GAL和PAL最大的差別在于GAL有一種靈活的、可編程的輸出結(jié)構(gòu)，它只有幾種基本型號(hào)，卻可以代替數(shù)十種PAL器件，因而稱(chēng)為通用可編程邏輯器件。 GAL的可編程輸出結(jié)構(gòu)稱(chēng)為輸出邏輯宏單元OLMC(Output Logic Macro Cell)。后圖是GAL22V10的OLMC內(nèi)部邏輯圖，從圖中可看出，OLMC中除了包含或門(mén)陣列和D觸發(fā)器之外，還多了兩個(gè)數(shù)據(jù)選擇器(MUX)，其中4選1MUX用來(lái)選擇輸出方式和輸出極性，2選

17、1MUX用來(lái)選擇反饋信號(hào)(Q或Q)，而這些數(shù)選器的狀態(tài)取決于兩位可編程特征碼S2、S1的控制。編程時(shí)，開(kāi)發(fā)軟件將根據(jù)設(shè)計(jì)者的要求將S2、S1編為00、01、10、11中的一個(gè)，并通過(guò)編程器將此信息燒錄到芯片中，OLMC便可以分別被組態(tài)為四種輸出方式中的一種了。這四種輸出方式分別是： S2S100時(shí)，低電平有效寄存器輸出； S2S101時(shí)，高電平有效寄存器輸出； S2S110時(shí)，低電平有效組合IO輸出； S2S111時(shí)，高電平有效組合IO輸出。,GAL 的 OLMC,S2S100時(shí)，低電平有效寄存器輸出； S2S101時(shí)，高電平有效寄存器輸出； S2S110時(shí)，低電平有效組合IO輸出； S2S1

18、11時(shí)，高電平有效組合IO輸出。,PAL和GAL器件與SSI、MSI標(biāo)準(zhǔn)產(chǎn)品相比，有許多突出的優(yōu)點(diǎn)： 提高了功能密度，節(jié)省了空間，通常一片PAL或GAL可以代替4一12片SSI或24片MSI； 使用方便，設(shè)計(jì)靈活，具有上電復(fù)位功能和加密功能，可以防止非法復(fù)制等。因而，這兩種產(chǎn)品在早期得到了廣泛應(yīng)用。 但PAL器件有許多缺陷，主要是PAL采用的是PROM編程工藝，只能一次性編程，而且由于輸出方式是固定的，不能重新組態(tài)，因而編程靈活性較差。 GAL器件的每個(gè)宏單元OLMC均可根據(jù)需要任意組態(tài)，所以它的通用性好，比PAL使用更加靈活，而且GAL器件采用了E2COMS工藝結(jié)構(gòu)，可以重復(fù)編程，通?？梢圆?/p>

19、寫(xiě)百次以上，甚至上千次，因而GAL比PAL應(yīng)用更為廣泛。 此外， PAL、 GAL器件共同的缺陷是編程時(shí)需要專(zhuān)門(mén)的編程器下載數(shù)據(jù)。,2.4 CPLD基本結(jié)構(gòu),CPLD (Complex Programmable Logic Device) 意為復(fù)雜可編程邏輯器件，是從PAL、GAL基礎(chǔ)上發(fā)展起來(lái)的陣列型高密度PLD器件，它們大多采用了CMOS EPROM、E2PROM和快閃存儲(chǔ)器等編程技術(shù)，因而具有高密度、高速度和低功耗等持點(diǎn)。 目前主要的半導(dǎo)體器件公司，如Xilinx、Altera、Lattice和AMD公司等,在各自生產(chǎn)的高密度PLD產(chǎn)品中，都有自己的持點(diǎn)，但總體結(jié)構(gòu)大致是相同的。大多數(shù)的

20、CPLD器件中都包含了三種基本結(jié)構(gòu)：可編程的邏輯宏單元；可編程的 I/O單元和可編程的內(nèi)部連線區(qū)。 1可編程邏輯宏單元 邏輯宏單元內(nèi)部主要包括與/或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為時(shí)序或組合工作方式。CPLD除了比PAL、GAL密度高之外，許多優(yōu)點(diǎn)都反映在其內(nèi)部可編程的邏輯宏單元上：, 多觸發(fā)器結(jié)構(gòu)和“隱埋”觸發(fā)器結(jié)構(gòu) GAL器件每個(gè)輸出宏單元中只有一個(gè)觸發(fā)器，而CPLD的宏單元內(nèi)通常含兩個(gè)或兩個(gè)以上的觸發(fā)器，其中只有一個(gè)觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過(guò)相應(yīng)的緩沖電路反饋到與陣列，從而與其它觸發(fā)器一起構(gòu)成較復(fù)雜的時(shí)序電路。這些不與輸出端相連的觸

21、發(fā)器就稱(chēng)為“隱埋”觸發(fā)器。這種結(jié)構(gòu)對(duì)于引腳數(shù)有限的CPLD器件來(lái)說(shuō)，可以增加觸發(fā)器數(shù)目，即增加其內(nèi)部資源。 乘積項(xiàng)共享結(jié)構(gòu) 在PAL和GAL的與或陣列中，每個(gè)或門(mén)的輸入乘積項(xiàng)最多為7個(gè)或8個(gè)，在CPLD的宏單元中，如果輸出表達(dá)式的與項(xiàng)較多，對(duì)應(yīng)的或門(mén)輸入端不夠用時(shí)，可以借助可編程開(kāi)關(guān)將同一單元(或其它單元)中的其它或門(mén)與之聯(lián)合起來(lái)使用，或者在每個(gè)宏單元中提供末使用的乘積項(xiàng)供其它宏單元使用和共享。乘積項(xiàng)共享結(jié)構(gòu)提高了資源利用率，可以實(shí)現(xiàn)快速?gòu)?fù)雜的邏輯函數(shù)。 異步時(shí)鐘和時(shí)鐘選擇 一般GAL器件只能實(shí)現(xiàn)同步時(shí)序電路，在CPLD器件中各觸發(fā)器的時(shí)鐘可以異步工作，有些器件中觸發(fā)器的時(shí)鐘還可以通過(guò)數(shù)據(jù)選擇

22、器或時(shí)鐘網(wǎng)絡(luò)進(jìn)行選擇,因而使用更加靈活。,MAX7000系列單個(gè)宏單元結(jié)構(gòu),2可編程I/O單元 輸入/輸出單元，簡(jiǎn)稱(chēng)I/O單元(或IOC)，它是內(nèi)部信號(hào)到I/O引腳的接口部分。由于陣列型高密度PLD通常只有少數(shù)幾個(gè)專(zhuān)用輸入端，大部分端口均為用戶自定義I/O端,而且系統(tǒng)的輸入信號(hào)常常需要鎖存，因此I/O常作為一個(gè)獨(dú)立單元來(lái)處理。 下圖(a)是Lattice ispLSI10l6的IOC結(jié)構(gòu)圖，它由三態(tài)輸出緩沖器、輸入緩沖器、輸入寄存器/鎖存器和幾個(gè)可編程的數(shù)據(jù)選擇器組成。觸發(fā)器有兩種工作方式：當(dāng)R/L為高電平時(shí)，它被設(shè)置成邊沿觸發(fā)器；而當(dāng)R/L為低電平時(shí)，它被設(shè)置成鎖存器。MUX1用于控制三態(tài)輸

23、出緩沖器的工作狀態(tài)，MUX2用于選擇輸出信號(hào)的傳送通道，MUX3用來(lái)選擇輸出極性。MUX4用于輸入方式的選擇：在異步輸入方式下，輸入信號(hào)直接經(jīng)輸入緩沖器送到全局布線區(qū)的輸入端；在同步輸入方式下，輸入信號(hào)加到觸發(fā)器的輸入端，必須等時(shí)鐘信號(hào)IOCLK到達(dá)后才能被存入觸發(fā)器，并經(jīng)過(guò)輸入緩沖器加到全局布線區(qū)。MUX 5和MUX6用于時(shí)鐘信號(hào)的來(lái)源和極性的選擇。根據(jù)這些數(shù)據(jù)選擇器編程狀態(tài)的組合，可得到各種可能的IOC組態(tài)形式，如下圖 (b)所示。,Lattice公司 ispLSI10l6的IOC結(jié)構(gòu),MUX1用于控制三態(tài)輸出緩沖器的工作狀態(tài)；MUX2用于選擇輸出信號(hào)的傳送通道；MUX3用來(lái)選擇輸出極性。

24、 MUX4用于輸入方式的選擇：在異步輸入方式下，輸入信號(hào)直接經(jīng)輸入緩沖器送到全局布線區(qū)的輸入端；在同步輸入方式下，輸入信號(hào)加到觸發(fā)器的輸入端，必須等時(shí)鐘信號(hào)IOCLK到達(dá)后才能被存入觸發(fā)器，并經(jīng)過(guò)輸入緩沖器加到全局布線區(qū)。MUX 5和MUX6用于時(shí)鐘信號(hào)的來(lái)源和極性的選擇。,D觸發(fā)器有兩種工作方式：當(dāng)R/L為高電平時(shí)，它被設(shè)置成邊沿觸發(fā)器；而當(dāng)R/L為低電平時(shí)，它被設(shè)置成鎖存器。,各種可能的IOC組態(tài),3可編程連線陣列 可編程連線陣列的作用是在各邏輯宏單元之間以及邏輯宏單元和IO單元之間提供互連網(wǎng)絡(luò)，通過(guò)可編程連線陣列可以接收來(lái)自專(zhuān)用輸入端的信號(hào)。,MAX7000S 系列的內(nèi)部互連結(jié)構(gòu),Log

25、ic Array Block,可編程連線陣列,FPGA (Field Programmable Gate Array) 意為現(xiàn)場(chǎng)可編程門(mén)陣列，是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件。與前面所介紹的陣列型可編程邏輯器件有所不同，它由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過(guò)編程將這些模塊連接起來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。,2.5 FPGA基本結(jié)構(gòu),查找表單元內(nèi)部結(jié)構(gòu),Cyclone系列器件的LE結(jié)構(gòu),2.6 CPLD與FPGA的比較,CPLD與FPGA都是由邏輯單元、I/O單元和互連單元三部分組成的。I/O單元功能基本一致，邏輯和互連單元的結(jié)構(gòu)及編程工藝則各不相同，由此帶來(lái)這兩種器件性能及應(yīng)用上

26、的一些差別?？蓮囊韵聨追矫鎸PLD與FPGA作個(gè)比較： 1 結(jié)構(gòu)比較 CPLD的邏輯單元是由與/或陣列和可配置的輸出宏單元組成，而FPGA采用的是基于SRAM形式的查找表結(jié)構(gòu)。這種工藝結(jié)構(gòu)占用芯片面積小，速度高（1-2ns）,但邏輯功能較弱。 CPLD的邏輯單元是大單元，其輸入變量數(shù)通常有20多個(gè)，采用類(lèi)似PAL的結(jié)構(gòu)。由于單元功能強(qiáng)大，一般邏輯在單元內(nèi)均可實(shí)現(xiàn)，且互連關(guān)系簡(jiǎn)單。缺點(diǎn)是同樣集成規(guī)模的芯片中觸發(fā)器數(shù)量不多，可用于開(kāi)發(fā)的片內(nèi)ROM/RAM資源較少。 由此，在應(yīng)用上，小單元的FPGA較適合數(shù)據(jù)、時(shí)序型系統(tǒng)，該類(lèi)系統(tǒng)所需的觸發(fā)器數(shù)多，邏輯相對(duì)簡(jiǎn)單；而大單元的CPLD較適合組合、邏輯型

27、系統(tǒng)，該類(lèi)系統(tǒng)邏輯相對(duì)復(fù)雜，輸入變量多，對(duì)觸發(fā)器的需求量相對(duì)較少。 2 互連比較 CPLD因?yàn)閱卧?、功能?qiáng)，使用的是集總總線，所以其特點(diǎn)是任意一對(duì)輸入端與輸入端之間的延時(shí)相等，且是可預(yù)測(cè)的。 FPGA因?yàn)閱卧　⒒ミB關(guān)系復(fù)雜，所以使用的互連方式較多，有分段總線、長(zhǎng)線、直接互連等等。對(duì)FPGA而言，實(shí)現(xiàn)同一個(gè)功能可能有不同的連線方案，也即，其延時(shí)是不確定的。,FPGA與CPLD結(jié)構(gòu)特點(diǎn),采用連續(xù)式快速通道互連 Fast Track結(jié)構(gòu)的CPLD器件,采用分段式查找表LUT 互連結(jié)構(gòu)的FPGA器件,FPGA vs CPLD,集成度 FPGA可以達(dá)到比 CPLD更高的集成度 ,同時(shí)也具有更復(fù)雜的布

28、線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 適合結(jié)構(gòu) FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。,FPGA vs CPLD,功率消耗 CPLD的缺點(diǎn)比較突出。一般情況下 ,CPLD功耗要比 FPGA大 ,且集成度越高越明顯。 速度 CPLD優(yōu)于 FPGA。由于 FPGA是門(mén)級(jí)編程 ,且 CLB之間是采用分布式互連 ;而 CPLD是邏輯塊級(jí)編程 ,且其邏輯塊互連是集總式的。因此 ,CPLD比 FPGA有較高的速度和較大的時(shí)間可預(yù)測(cè)性。,FPGA vs CPLD,編程方式 CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程（基于乘積項(xiàng)的開(kāi)關(guān)矩陣）,FPGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程（基于查找表的分段連線）;FPGA可在邏輯門(mén)下編程 ,而 CPLD是在邏輯塊下編程 ,在編程上 FPGA比 CPLD具有更大的靈活性。 CPLD主要是基于E2PROM或 FLASH存儲(chǔ)器編程 ,編程次數(shù)達(dá) 1萬(wàn)次。其優(yōu)點(diǎn)是在系