1、鍵盤掃描編碼電路,六位七段數(shù)碼管動(dòng)態(tài)顯示電路的設(shè)計(jì),5 4 3 2 1 0,頻率計(jì)的設(shè)計(jì),1. 總體設(shè)計(jì)框圖,2. 各模塊的設(shè)計(jì),分頻電路,輸入1KHz，1000分頻，產(chǎn)生1Hz（秒脈沖）。,占空比為50%的秒脈沖：,占空比為999的秒脈沖：,秒脈沖信號(hào)的產(chǎn)生方式，影響控制信號(hào)發(fā)生器的設(shè)計(jì)。,module f_1000(clk,out_1); input clk; output out_1; reg out_1; reg 10:1 counter; always (posedge clk) begin if (counter=999) counter=0; else counter=count

2、er+1; if (counter499) out_1=1; else out_1=0; end endmodule,可修改調(diào)整占空比,控制信號(hào)發(fā)生器,根據(jù)1Hz秒信號(hào)，產(chǎn)生頻率計(jì)數(shù)器的使能信號(hào)en、清零信號(hào)clr和寄存器的鎖存信號(hào)load。,當(dāng)秒脈沖（out_1）,直接用作en,取反,再取反,上升沿用作load,低有效清零clr,問(wèn)題？,當(dāng)秒脈沖（out_1）,采用兩秒測(cè)量一次策略：,準(zhǔn)備,測(cè)量,out_1,en,load,clr,準(zhǔn)備,測(cè)量,上升沿鎖存,低有效清零,高有效使能,module ckongzhi ( out_1, en, load, clr ); input out_1 ; o

3、utput en, load, clr ; reg en ; always ( posedge out_1 ) en = en ; assign load = en ; assign clr = ( load endmodule,控制信號(hào)發(fā)生器的描述,頻率測(cè)量計(jì)數(shù)器,方案一：若干8421碼計(jì)數(shù)器，級(jí)聯(lián),計(jì)數(shù)器,計(jì)數(shù)器,計(jì)數(shù)器,被測(cè)信號(hào),en,clr,8421碼,8421碼,8421碼,優(yōu)點(diǎn)：多位擴(kuò)展,缺點(diǎn)：串行級(jí)聯(lián)，毛刺,到寄存器輸入端,module f_counter ( in_clk, clr, en, Q); input in_clk, en, clr; output 16:1 Q; r

4、eg 14:1 counter; / 09999Hz reg 4:1 qian, bai, shi, ge ; / 千、百、十、個(gè)位 always (posedge in_clk or negedge clr) if (!clr) counter=0; else if (en) if (counter=9999) counter=0; else counter=counter+1; always (counter) begin qian=counter / 1000; bai=(counter-qian*1000) / 100; shi=(counter-qian*1000-bai*100)

5、/ 10; ge=(counter-qian*1000-bai*100-shi*10) % 10; Q4:1=ge; Q8:5=shi; Q12:9=bai; Q16:13=qian; end endmodule,可根據(jù)測(cè)量范圍，修改。,寄存器模塊,鎖存測(cè)量結(jié)果（8421碼），提供給動(dòng)態(tài)顯示模塊。,module dff_16 ( load, Qin, Qout ); input load; input 16:1 Qin; output 16:1 Qout; always (posedge load) Qout=Qin; endmodule,七段數(shù)碼管動(dòng)態(tài)顯示,直接采用前面已介紹的模塊。,3.頂

6、層設(shè)計(jì),可用模塊級(jí)建模方法，建Verilog HDL頂層模塊；,也可將每個(gè)模塊生成一個(gè)“邏輯符號(hào)”，利用圖形輸入平臺(tái)，調(diào)入各“邏輯符號(hào)”，進(jìn)行模塊之間的連接。,同學(xué)可自行完成！,8位八通道ADC0809 模/數(shù)轉(zhuǎn)換控制模塊的設(shè)計(jì),ADC0809, ,addrout2:0,ale,start,eoc,oe,d7:0,ADC0809轉(zhuǎn)換時(shí)序,狀態(tài)機(jī),S0,S1,S2,S3,S4,S5,S6,S7,module ADC0809(rst,clk,en,d,eoc,ale,start,oe,addrin,addrout,dout,lock); input rst, clk; /復(fù)位，狀態(tài)機(jī)時(shí)鐘 inpu

7、t 7:0 d; /0809轉(zhuǎn)換數(shù)據(jù)輸入 input 2:0 addrin; /通道選擇輸入 input eoc, en; /0809轉(zhuǎn)換結(jié)束信號(hào)輸入,本模塊使能信號(hào) output 2:0 addrout; /0809通道選擇控制輸出 output 7:0 dout; /轉(zhuǎn)換結(jié)果寄存輸出 output start, ale, oe; /0809啟動(dòng)轉(zhuǎn)換,通道地址鎖存,轉(zhuǎn)換結(jié)果輸出使能 output lock; /上升沿鎖存數(shù)據(jù) reg 2:0 addrout; reg 7:0 dout; reg start, ale, oe, lock; reg 2:0 now, next; /內(nèi)部狀態(tài)機(jī)變量

8、 parameter s0=3b000,s1=3b001,s2=3b011,s3=3b010, s4=3b110,s5=3b111,s6=3b101,s7=3b100; /狀態(tài)分配,always (posedge clk) /狀態(tài)轉(zhuǎn)換（時(shí)序部分） if (rst=1|en=0) now = s0; else now = next; always (now or en or eoc) /轉(zhuǎn)態(tài)轉(zhuǎn)換和輸出（組合部分） if (en=1) case (now) s0: begin ale=0;start=0;oe=0;lock=0;addrout=addrin; next=s1;end s1: beg

9、in ale=1;start=0;oe=0;lock=0;addrout=addrin; next=s2;end s2: begin ale=0;start=1;oe=0;lock=0;addrout=addrin; next=s3;end s3: begin ale=0;start=0;oe=0;lock=0;addrout=addrin; if (eoc=1) next=s3; else next=s4; end,s4: begin ale=0;start=0;oe=0;lock=0; if (eoc=0) next=s4; else next=s5; end s5: begin next=s6;ale=0;start=0;oe=1;lock=0;end s6: begin next=s7;ale=0;start=0;oe=1;lock=1;end s7: begin next=s0;ale=0;start=0;oe=0;lock=0;end default : begin next=s0;ale=0;start=0;oe=0;lock=0;end endcase el