1、掌握數(shù)字電路EDA的設(shè)定校正和應(yīng)用、1二進(jìn)制位半加法器、全加法器的設(shè)定校正、2、實(shí)驗(yàn)?zāi)康摹?、1二進(jìn)制位二進(jìn)制半加法器和全加法器的原理。 熟悉QUARTUSII軟件的使用方法和VHDL輸入。 3 .掌握解老虎鉗斯坦共和國(guó)化語句的使用。 4 .學(xué)習(xí)從設(shè)定修改文件到模塊象征符的創(chuàng)建過程。 三、實(shí)驗(yàn)原理、(1)半加法器2輸入、2輸出。 該電路是將兩個(gè)輸入數(shù)據(jù)的二進(jìn)制位相加，輸出一個(gè)結(jié)果二進(jìn)制位和進(jìn)位，沒有進(jìn)位輸入的加法器電路。 實(shí)現(xiàn)2個(gè)1二進(jìn)制位二進(jìn)制數(shù)字的加法電路。 其真值如下圖所示(s為和輸出，c為進(jìn)位輸出):三，實(shí)驗(yàn)原理，(2)全加法器三輸入，兩輸出。 那個(gè)電路是半加法器加上進(jìn)位輸入的加法。

2、其真值表如下：三、實(shí)驗(yàn)原理、(3)由數(shù)字電路知識(shí)可知，一個(gè)全加法器由兩個(gè)半加法器和一個(gè)or男同性戀組成，其原理圖如下。 因此，可以使用組件斯坦共和國(guó)化語句實(shí)現(xiàn)一個(gè)二進(jìn)制位的全加法器。 四、實(shí)驗(yàn)內(nèi)容，在本實(shí)驗(yàn)中，征半加法器時(shí)，半加法器的兩個(gè)輸入(a，b )用兩個(gè)指撥開關(guān)表示，半加法器的兩個(gè)輸出(s，c )用兩個(gè)LED表示。 在全加法器情況下，其設(shè)定修正利用分層結(jié)構(gòu)描述法，首先設(shè)定修正半加法器電路，將其封裝在半加法器模塊中，然后在最高級(jí)別調(diào)用半加法器模塊，將構(gòu)成全加法器電路的最后全加法器電路的編譯下載到實(shí)驗(yàn)箱中，其中，全加法器的3 在試驗(yàn)箱中滑動(dòng)開關(guān)的移位位置位于下方時(shí)，表示其輸出為低電平，相反，

3、輸出市電平的FPGA和與其對(duì)應(yīng)的通訊端口為高電平時(shí)，LED發(fā)光，相反，LED熄滅。 其指撥開關(guān)與FPGA大頭針的連接表及LED燈管與FPGA大頭針的連接表如下2圖所示： 5、實(shí)驗(yàn)步驟、1、執(zhí)行制作工程文件的QUARTUSII軟件。 2 )從軟件菜單中選擇“FileNew Project Wizard”，創(chuàng)建新的項(xiàng)目工程。 喀嚦聲NEXT進(jìn)入工作目錄查詢并設(shè)置項(xiàng)目工程名稱和實(shí)體名稱。 喀嚦聲NEXT，進(jìn)入下一個(gè)設(shè)置對(duì)話框計(jì)程儀框(在本次實(shí)驗(yàn)中選擇Cyclone II系列芯片EP2C35F672C8 )，在對(duì)話框計(jì)程儀框左上角的Family下拉菜單中選擇Cyclone II，在中間右側(cè)的Pin c

4、ount下拉菜單中喀嚦聲選擇Speed grade的NEXT，完成數(shù)據(jù)老虎鉗的選擇，進(jìn)入EDA工具設(shè)定畫面。 5 )在默認(rèn)奧爾特選項(xiàng)中喀嚦聲NEXT，查看新項(xiàng)目工程在先的所有設(shè)定信息，喀嚦聲FINISH，完成新項(xiàng)目工程的創(chuàng)建。 (1)半加法器的設(shè)定修正、五、實(shí)驗(yàn)順序、2、文本設(shè)定修正文件的制作1 )選擇file- new- devicedesignfiles- VHDL文件，喀嚦聲OK按鈕，進(jìn)入文本編輯器2 )與文本編輯器對(duì)應(yīng)的VHDL文件當(dāng)您選擇“processing- compiler tool- start”或直接選擇快捷方式欄上的三角形時(shí)，將出現(xiàn)一個(gè)編譯程序窗口。 另外，雖然進(jìn)行了設(shè)定

5、修正文件的整合和分析，但即使單獨(dú)打開某個(gè)分析綜合流程，也無需進(jìn)行全部編譯接口。 上述窗口設(shè)定完成后，喀嚦聲START按鈕進(jìn)行設(shè)定修改文件的全部編譯。 如果文件有錯(cuò)誤，則在軟件下面會(huì)顯示錯(cuò)誤的原因和位置，用戶可以修正，直到設(shè)置修正文件沒有錯(cuò)誤為止。 完成整個(gè)編譯后，將顯示一條消息，指示編譯成功。 (1)喀嚦聲半加法器的設(shè)定修改、5、實(shí)驗(yàn)步驟、3、大頭針分配Assignments菜單下的Assignment Editor，進(jìn)入大頭針分配窗口。 將彈出窗口的All更改為pin，喀嚦聲List后，Nodes Found窗口將顯示所有信號(hào)的名稱，喀嚦聲中間的按鈕后，所選的通訊端口名稱將顯示在Select

6、ed Nodes窗口下。 雙擊OK按鈕完成設(shè)定。 進(jìn)入“大頭針分配”窗口。 如下圖所示，2 )按照“硬件和FPGA的大頭針連接表”分配對(duì)應(yīng)的輸入大頭針名，按照“LED燈管和FPGA的大頭針連接表”分配對(duì)應(yīng)的輸出大頭針名。本次實(shí)驗(yàn)的分配關(guān)系是(分別與輸入端a、b對(duì)應(yīng)的FPGA大頭針名為H8、J8，分別與輸出端c、s對(duì)應(yīng)的FPGA大頭針名為G13、G15 )，如下圖所示：3)分配大頭針后，再次進(jìn)行全編譯，使分配的大頭針有效。 (1)選擇半加法器的設(shè)定補(bǔ)正、5、實(shí)驗(yàn)順序、4、模擬設(shè)定補(bǔ)正文件的File-New，在顯示的對(duì)話框中選擇Vector Waveform File，喀嚦聲OK按鈕后打開空的波形

7、編輯器窗口。 2 )可以設(shè)定模擬結(jié)束時(shí)間，波形編輯器的差動(dòng)奧爾特的模擬結(jié)束時(shí)間為1S，可以根據(jù)模擬的需要自由設(shè)定模擬的結(jié)束時(shí)間(這次設(shè)定的是1ms )。 選擇QUARTUSII軟件的Edit-End Time命令后，將出現(xiàn)“線路束時(shí)間”對(duì)話框，在Time框中鍵入模擬結(jié)束時(shí)間，喀嚦聲OK按鈕完成設(shè)置。 如下圖所示：3)插入投入產(chǎn)出通訊端口，在波形編輯器窗口左側(cè)的通訊端口名列表區(qū)域中進(jìn)行右喀嚦聲，從顯示的右喀嚦聲菜單中選擇Insert Node or Bus指令，在顯示的Insert Node or Bus對(duì)話框計(jì)程儀畫面中喀嚦聲Node Finder按鈕。 從顯示的Node Finder畫面的F

8、ilter列表中喀嚦聲List后，Nodes Found窗口將顯示所有信號(hào)的名稱，喀嚦聲中央按鈕后，選擇的通訊端口名稱將顯示在Selected Nodes窗口下。 雙喀嚦聲OK按鈕完成設(shè)定，返回Insert Node or Bus對(duì)話框，雙喀嚦聲OK按鈕后，所有的投入產(chǎn)出通訊端口都出現(xiàn)在通訊端口名列表區(qū)域。 (1)模擬半加法器的設(shè)置校正、第五、實(shí)驗(yàn)序列、第四、設(shè)置校正文件的第四)編輯輸入通訊端口波形，即，指定輸入通訊端口的邏輯電平改變，并且選擇在波形編輯窗口中輸入波形的輸入通訊端口。 以b通訊端口為例，在b上喀嚦聲鼠標(biāo)右鍵，選擇“值- -時(shí)鐘- -周期”，然后將時(shí)間更改為1us。 然后，重復(fù)該

9、步驟，將a的時(shí)間變更為2us (a的周期是b的2倍)，將輸入端的D0-D3選擇不同的周期(一次有差異)。 最后，選擇并保存軟件的FieSave。 5 )指定模擬器的設(shè)定，模擬中有時(shí)間序列模擬和功能模擬的區(qū)別，在此介紹功能模擬。 在QUARTUSII軟件中選擇處理模擬器工具命令，打開“游戲模擬器工具”窗口，如下圖所示。 按照?qǐng)D中的提示，首先創(chuàng)建功能模擬網(wǎng)格文件(在simulation mode之后選擇Functional )，然后單擊“generatefunctionalsimulationnetlist”按鈕創(chuàng)建功能模擬網(wǎng)格創(chuàng)建功能模擬網(wǎng)格，喀嚦聲開始模擬的START按鈕模擬仿真通訊端口窗口按

10、鈕Report，觀察模擬波形。 確認(rèn)與實(shí)驗(yàn)內(nèi)容相符。 實(shí)驗(yàn)仿真波形有(1)半加法器的設(shè)定修正、5、實(shí)驗(yàn)步驟、6、從設(shè)定修正文件向營(yíng)銷對(duì)象數(shù)據(jù)老虎鉗的加載完成數(shù)據(jù)老虎鉗的加載有兩種形式，一種是向營(yíng)銷對(duì)象數(shù)據(jù)老虎鉗的加載文件，另一種是向營(yíng)銷對(duì)象數(shù)據(jù)老虎鉗的配置芯片的加載。 本節(jié)介紹如何加載營(yíng)銷對(duì)象數(shù)據(jù)老虎鉗EP2C35F672C8。 1 )使用下載電纜連接PC機(jī)和實(shí)驗(yàn)系統(tǒng)。 選擇QUARTUSII軟件的ToolsProgrammer命令，進(jìn)行程序設(shè)計(jì)盒窗口。 如果未設(shè)置計(jì)程儀編程硬件，則計(jì)程儀編程硬件類型為No Hardware，必須設(shè)置計(jì)程儀編程硬件。 喀嚦聲Hardware Setup計(jì)程儀編

11、程硬件設(shè)定按鈕后，會(huì)出現(xiàn)如下圖所示的計(jì)程儀編程硬件設(shè)定對(duì)話框計(jì)程儀。 3 )喀嚦聲“Add Hardware”按鈕時(shí)，將出現(xiàn)“Add Hardware”對(duì)話框，在“Add Hardware”對(duì)話框計(jì)程儀框中，從“Hardware type”列表中選擇所需的硬件類型。 USB接口的情況下，參照用戶手冊(cè)的USB電纜的安裝和使用，使用殘奧下載線的情況下，如下圖所示返回選擇計(jì)程儀手持設(shè)備的硬件設(shè)定窗口，喀嚦聲關(guān)閉按鈕，結(jié)束設(shè)定。 您剛才選擇的plump box硬件將出現(xiàn)在plump box的計(jì)程儀編程硬件類型中。4 )本次實(shí)驗(yàn)室使用的驅(qū)動(dòng)程序安裝方法為：“我的電腦”-老虎鉗經(jīng)管人-雙喀嚦聲帶黃色問號(hào)的

12、通用USB-更新驅(qū)動(dòng)程序-列表或安裝-下一步-從光盤安裝- 5 ) 如果軟件正在執(zhí)行項(xiàng)目工程，則在打開計(jì)程儀plamming box時(shí)，將項(xiàng)目工程文件加載到營(yíng)銷對(duì)象解老虎鉗中的文件會(huì)自動(dòng)顯示在計(jì)程儀plamming box窗口中，如果要加載其他文件，請(qǐng)從其他位置選擇變量加載文件，然后單擊Progam/喀嚦聲Configure，計(jì)程儀編程模式選擇JTAG模式，喀嚦聲STRAT進(jìn)行文件加載，直到加載進(jìn)度達(dá)到100%，文件加載成功完成。 (1)半加法器的設(shè)定修正、5、實(shí)驗(yàn)順序、1、制作工程文件(順序與“半加法器的設(shè)定修正”相同) 2、制作文本設(shè)定修正文件的全加法器的設(shè)定修正采用“零配件斯坦共和國(guó)化語

13、句”，所以2個(gè)VHDL文本編輯對(duì)話框計(jì)程儀對(duì)話框請(qǐng)注意，頂層文件名必須與項(xiàng)目工程名稱相匹配。 本次實(shí)驗(yàn)的基本文件是半加法器VHDL語句，最高位文件是全加法器VHDL語句，其語句分別如下2個(gè)圖所示。 下一步與“半加法器的設(shè)定修訂”步相同。 (2)全加法器的設(shè)定修訂、五、實(shí)驗(yàn)步驟、三、大頭針分配的主要步驟與“半加法器的設(shè)定修訂”相同。 本次實(shí)驗(yàn)的全加法器的本次實(shí)驗(yàn)的分配關(guān)系為，(與輸入端a、b、Ci分別對(duì)應(yīng)的FPGA大頭針名為H8、J8、J9，與輸出端s、Ci分別對(duì)應(yīng)的FPGA大頭針名為G13、G15 )，如下圖所示，(2)的實(shí)驗(yàn)?zāi)M波形為， 5 .從設(shè)定修改文件向營(yíng)銷對(duì)象數(shù)據(jù)老虎鉗的加載(步驟為

14、“半加法器的設(shè)定修改”)，(2)全加法器的設(shè)定修改，5 .實(shí)驗(yàn)步驟，制作實(shí)驗(yàn)請(qǐng)求文件時(shí)的基礎(chǔ)文件用文本輸入，最上位文件用格拉夫快速輸入， 即，從生成1個(gè)模塊象征符文件而生成了基底的設(shè)定完成文本文件的文本文件(VHDL半拉斯科)中選擇create/update- createsymbolforcurrentfile，喀嚦聲“ok”后， 可以創(chuàng)建表示剛才打開的設(shè)計(jì)文件的功能的象征符(.bsf )。模塊文件創(chuàng)建完成后，創(chuàng)建新的圖形編輯文件并打開圖形編輯器對(duì)話框。 在“格拉夫快速編輯器”窗口的工作區(qū)域中，雙擊鼠標(biāo)左鍵，喀嚦聲圖中的象征符工具按鈕，或從菜單中選擇“Edit-Insert Symbol .

15、”。 在Symbo對(duì)話框的項(xiàng)目條目下，可以看到并調(diào)用先前創(chuàng)建的半相加模塊象征符文件。 在本次實(shí)驗(yàn)中，使用兩個(gè)半加法器模塊和一個(gè)或門模塊連接，定義通訊端口。 結(jié)果如下圖所示。 其他步驟與全加法器的設(shè)定修正步驟相同。 在此不一一贅述。 (3)補(bǔ)充“全加法器的設(shè)定修訂”。 從設(shè)定修改文件到模組象征符的制作。 (一)半加法器本次實(shí)驗(yàn)我分別把實(shí)驗(yàn)箱的開關(guān)K1、K2作為半加法器的兩個(gè)輸入a、b，分別把LED彩燈LED1、LED2作為半加法器的兩個(gè)輸出端s、c。 實(shí)驗(yàn)時(shí)向下轉(zhuǎn)動(dòng)實(shí)驗(yàn)箱的指撥開關(guān)，則為低電平“0”。 撥號(hào)時(shí)為高電平“1”，LED高電平時(shí)點(diǎn)亮，低電平時(shí)熄滅。 以下的第一張圖是輸入為“00”時(shí)輸出為“00”。第二張圖是輸入為“01”時(shí)輸出為“10”的第三張圖是輸入為“10”時(shí)輸出為“10”的第四張圖是輸入為“11”、輸出為“01”， 其結(jié)果全部符合半加法器