1、集成電路設(shè)計(jì)基礎(chǔ),莫冰 華僑大學(xué)電子工程系 廈門市專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室,第五章 MOS 場(chǎng)效應(yīng)管的特性,5.1 MOS場(chǎng)效應(yīng)管 5.2 MOS管的閾值電壓 5.3 體效應(yīng) 5.4 MOSFET的溫度特性 5.5 MOSFET的噪聲 5.6 MOSFET尺寸按比例縮小 5.7 MOS器件的二階效應(yīng),5.1 MOS場(chǎng)效應(yīng)管5.1.1 MOS管伏安特性的推導(dǎo),兩個(gè)PN結(jié)： 1）N型漏極與P型襯底； 2）N型源極與P型襯底。 同雙極型晶體管中的PN結(jié) 一樣,在結(jié)周圍由于載流 子的擴(kuò)散、漂移達(dá)到動(dòng)態(tài)平 衡，而產(chǎn)生了耗盡層。 一個(gè)電容器結(jié)構(gòu)： 柵極與柵極下面的區(qū)域形成一個(gè)電容器，是MOS管的核心。,

2、圖 5.1,MOSFET的三個(gè)基本幾何參數(shù),柵長(zhǎng):L 柵寬:W 氧化層厚度: tox,MOSFET的三個(gè)基本幾何參數(shù),Lmin、 Wmin和 tox 由工藝確定 Lmin： MOS工藝的特征尺寸(feature size) 決定MOSFET的速度和功耗等眾多特性 L和W由設(shè)計(jì)者選定 通常選取L= Lmin，由此，設(shè)計(jì)者只需選取W W影響MOSFET的速度，決定電路驅(qū)動(dòng)能力和功耗,MOSFET的伏安特性:電容結(jié)構(gòu),當(dāng)柵極不加電壓或加負(fù)電壓時(shí)，柵極下面的區(qū)域保持P型導(dǎo)電類型，漏和源之間等效于一對(duì)背靠背的二極管，當(dāng)漏源電極之間加上電壓時(shí)，除了PN結(jié)的漏電流之外，不會(huì)有更多電流形成。 當(dāng)柵極上的正電壓

3、不斷升高時(shí)，P型區(qū)內(nèi)的空穴被不斷地排斥到襯底方向。當(dāng)柵極上的電壓超過閾值電壓VT，在柵極下的P型區(qū)域內(nèi)就形成電子分布，建立起反型層，即N型層，把同為N型的源、漏擴(kuò)散區(qū)連成一體，形成從漏極到源極的導(dǎo)電溝道。這時(shí)，柵極電壓所感應(yīng)的電荷Q為， Q=CVge 式中Vge是柵極有效控制電壓。,非飽和時(shí)，在漏源電壓Vds作用下，這些電荷Q將在時(shí)間內(nèi)通過溝道，因此有,MOS的伏安特性電荷在溝道中的渡越時(shí)間,為載流子速度，Eds= Vds/L為漏到源方向電場(chǎng)強(qiáng)度，Vds為漏到源電壓。 為載流子遷移率： n = 650 cm2/(V.s) 電子遷移率(nMOS) p = 240 cm2/(V.s) 空穴遷移率(

4、pMOS),MOSFET的伏安特性方程推導(dǎo),非飽和情況下，通過MOS管漏源間的電流Ids為：,= .0 柵極-溝道間 氧化層介電常數(shù), = 4.5, 0 = 0.88541851.10-11 C.V-1.m-1,Vge是柵級(jí)對(duì)襯底的有效控制電壓 其值為柵級(jí)到襯底表面的電壓減VT,當(dāng)Vgs-VT=Vds時(shí)，滿足: Ids達(dá)到最大值Idsmax， 其值為 Vgs-VT=Vds，意味著近漏端的柵極有效控制電壓Vge=Vgs-VT-Vds=Vgs-Vds-VT = Vgd-VT =0 感應(yīng)電荷為0，溝道夾斷，電流不會(huì)再增大，因而，這個(gè) Idsmax 就是飽和電流。,MOS的伏安特性漏極飽和電流,MOS

5、FET特性曲線,在非飽和區(qū) 線性工作區(qū) 在飽和區(qū) (Ids 與 Vds無關(guān)) . MOSFET是平方律器件!,5.1.2 MOSFET電容的組成,MOS電容是一個(gè)相當(dāng)復(fù)雜的電容，有多層介質(zhì)： 首先，在柵極電極下面有一層SiO2介質(zhì)。SiO2下面是P型襯底，襯底是比較厚的。最后，是一個(gè)襯底電極，它同襯底之間必須是歐姆接觸。 MOS電容還與外加電壓有關(guān)。 1）當(dāng)Vgs0時(shí)，柵極上的負(fù)電荷吸引了P型襯底中的多數(shù)載流子空穴，使它們聚集在Si表面上。這些正電荷在數(shù)量上與柵極上的負(fù)電荷相等，于是在Si表面和柵極之間，形成了平板電容器，其容量為， 通常，ox=3.98.85410-4 F/cm2；A是面積，

6、單位是cm2；tox是厚度，單位是cm。,MOS電容SiO2和耗盡層介質(zhì)電容,2）當(dāng)Vgs0時(shí)，柵極上的正電荷排斥了Si中的空穴，在柵極下面的Si表面上，形成了一個(gè)耗盡區(qū)。 耗盡區(qū)中沒有可以自由活動(dòng)的載流子，只有空穴被趕走后剩下的固定的負(fù)電荷。這些束縛電荷是分布在厚度為Xp的整個(gè)耗盡區(qū)內(nèi)，而柵極上的正電荷則集中在柵極表面。這說明了MOS電容器可以看成兩個(gè)電容器的串聯(lián)。 以SiO2為介質(zhì)的電容器Cox 以耗盡層為介質(zhì)的電容器CSi 總電容C為: 比原來的Cox要小些。,MOS電容束縛電荷層厚度,耗盡層電容的計(jì)算方法同PN結(jié)的耗盡層電容的計(jì)算方法相同: 利用泊松公式 式中NA是P型襯底中的 摻雜濃

7、度，將上式積分 得耗盡區(qū)上的電位差 ： 從而得出束縛電荷層厚度,MOS電容 耗盡層電容,這時(shí)，在耗盡層中束縛電荷的總量為， 它是耗盡層兩側(cè)電位差的函數(shù)，因此，耗盡層電容為， 是一個(gè)非線性電容，隨電位差的增大而減小。,MOS電容耗盡層電容特性,隨著Vgs的增大，排斥掉更多的空穴，耗盡層厚度Xp增大，耗盡層上的電壓降就增大，因而耗盡層電容CSi就減小。耗盡層上的電壓降的增大，實(shí)際上就意味著Si表面電位勢(shì)壘的下降，意味著Si表面能級(jí)的下降。 一旦Si表面能級(jí)下降到P型襯底的費(fèi)米能級(jí)，Si表面的半導(dǎo)體呈中性。這時(shí)，在Si表面，電子濃度與空穴濃度相等，成為本征半導(dǎo)體。,MOS電容耗盡層電容特性(續(xù)),3

8、）若Vgs再增大，排斥掉更多的空穴，吸引了更多的電子，使得Si表面電位下降，能級(jí)下降，達(dá)到低于P型襯底的費(fèi)米能級(jí)。這時(shí)，Si表面的電子濃度超過了空穴的濃度，半導(dǎo)體呈N型，這就是反型層。不過，它只是一種弱反型層。因?yàn)檫@時(shí)電子的濃度還低于原來空穴的濃度。 隨著反型層的形成，來自柵極正電荷發(fā)出的電力線，已部分地落在這些電子上，耗盡層厚度的增加就減慢了，相應(yīng)的MOS電容CSi的減小也減慢了。,4） 當(dāng)Vgs增加，達(dá)到VT值，Si表面電位的下降，能級(jí)下降已達(dá)到P型襯底的費(fèi)米能級(jí)與本征半導(dǎo)體能級(jí)差的二倍。它不僅抵消了空穴，成為本征半導(dǎo)體，而且在形成的反型層中，電子濃度已達(dá)到原先的空穴濃度這樣的反型層就是強(qiáng)

9、反型層。顯然，耗盡層厚度不再增加，CSi也不再減小。這樣， 就達(dá)到最小值Cmin。 最小的CSi是由最大的耗盡層厚度Xpmax計(jì)算出來的。,MOS電容耗盡層電容特性(續(xù)),MOS電容凹谷特性,5）當(dāng)Vgs繼續(xù)增大，反型層中電子的濃度增加，來自柵極正電荷的電力線，部分落在這些電子上，落在耗盡層束縛電子上的電力線數(shù)目就有所減少。耗盡層電容將增大。兩個(gè)電容串聯(lián)后，C將增加。當(dāng)Vgs足夠大時(shí)，反型層中的電子濃度已大到能起到屏蔽作用，全部的電力線落在電子上。這時(shí)，反型層中的電子將成為一種鏡面反射，感應(yīng)全部負(fù)電荷，于是，C = Cox 。電容曲線出現(xiàn)了凹谷形，如圖6.2 。 必須指出，上述討論未考慮到反型

10、層中的電子是哪里來的。若該MOS電容是一個(gè)孤立的電容，這些電子只能依靠共價(jià)鍵的分解來提供，它是一個(gè)慢過程。,MOS電容測(cè)量,若測(cè)量電容的方法是逐點(diǎn)測(cè)量法一種慢進(jìn)程，那么將測(cè)量到這種凹谷曲線。,圖 5.2,MOS電容凹谷特性測(cè)量,若測(cè)量電容采用高頻方法，譬如，掃頻方法，電壓變化很快。共價(jià)鍵就來不及瓦解，反型層就無法及時(shí)形成，于是，電容曲線就回到Cox值。 然而，在大部分場(chǎng)合，MOS電容與n+區(qū)接在一起，有大量的電子來源，反型層可以很快形成，故不論測(cè)量頻率多高，電壓變化多快，電容曲線都呈凹谷形。,5.1.3 MOS電容的計(jì)算,MOS電容C僅僅是柵極對(duì)襯底的電容，不是外電路中可以觀察的電容Cg， C

11、s 和Cd。MOS電容C對(duì)Cg，Cd有所貢獻(xiàn)。在源極和襯底之間有結(jié)電容Csb，在漏極和襯底之間也有結(jié)電容Cdb。 另外，源極耗盡區(qū)、漏極 耗盡區(qū)都滲進(jìn)到柵極下面的 區(qū)域。又，柵極與漏極擴(kuò)散 區(qū)，柵極與源極擴(kuò)散區(qū)都存 在著某些交迭，故客觀上存 在著Cgs和Cgd。當(dāng)然，引出 線之間還有雜散電容，可 以計(jì)入Cgs和Cgd。,圖 5.3,Cg、Cd的值還與所加的電壓有關(guān): 1）若VgsVT，溝道建立，MOS管導(dǎo)通。MOS電容是變化的，呈凹谷狀，從Cox下降到最低點(diǎn)，又回到Cox。這時(shí)，MOS電容C對(duì)Cg，Cd都有貢獻(xiàn)，它們的分配取決于MOS管的工作狀態(tài)。,MOS電容的計(jì)算,MOS電容的計(jì)算,若處于非

12、飽和狀態(tài)，則按1/3與2/3分配，即 Cg = Cgs + 2/3C Cd = Cdb +1/3C 那是因?yàn)樵诜秋柡蜖顟B(tài)下，與柵極電荷成比例的溝道電流為 由Vgs和Vds的系數(shù)可知柵極電壓Vgs對(duì)柵極電荷的影響力，與漏極電壓Vds對(duì)柵極電荷的影響力為2:1的關(guān)系，故貢獻(xiàn)將分別為 2/3與1/3,MOS電容的計(jì)算(續(xù)),若處于飽和狀態(tài)，則 表明溝道電荷已與Vds無關(guān)，溝道已夾斷。那么， Cg = Cgs + 2/3 C， Cd = Cdb + 0 在飽和狀態(tài)下，溝道長(zhǎng)度受到Vds的調(diào)制，L變小,MOS電容的計(jì)算(續(xù)),當(dāng)Vds增加時(shí)，L增大，Ids增加，那是因?yàn)檩d流子速度增加了，它與C的分配無關(guān)

13、。然而，L的增大使得漏極耗盡層寬度有所增加，增大了結(jié)電容。故， Cg = Cgs + 2/3C Cd = Cdb + 0 + Cdb,深亞微米CMOS IC工藝的寄生電容(數(shù)據(jù)),Cap.N+Act.P+Act.PolyM1M2M3Units Area (sub.)5269378325108aF/um2 Area (poly)541811aF/um2 Area (M1)46 17aF/um2 Area (M2)49aF/um2 Area (N+act.)3599aF/um2 Area (P+act.)3415aF/um2 Fringe (sub.)249261aF/um,深亞微米CMOS IC

14、工藝的寄生電容(圖示),Cross view of parasitic capacitor of TSMC_0.35um CMOS technology,5.2 MOSFET的閾值電壓VT,閾值電壓是MOS器件的一個(gè)重要參數(shù)。按MOS溝道隨柵壓正向和負(fù)向增加而形成或消失的機(jī)理，存在著兩種類型的MOS器件： 耗盡型(Depletion)：溝道在Vgs=0時(shí)已經(jīng)存在。當(dāng)Vgs“負(fù)”到一定程度時(shí)截止。一般情況，這類器件用作負(fù)載。 增強(qiáng)型(Enhancement)：在正常情況下它是截止的，只有當(dāng)Vgs“正”到一定程度，才會(huì)導(dǎo)通，故用作開關(guān)。,VT的組成,概念上講, VT就是將柵極下面的Si表面從P型S

15、i變?yōu)镹型Si所必要的電壓。它由兩個(gè)分量組成, 即: VT= Us+ Vox Us : Si表面電位; Vox: SiO2層上的壓降。,圖 5.5,1. Us 的計(jì)算,將柵極下面的Si表面從P/N型Si變?yōu)镹/P型Si所必要的電壓Us 與襯底濃度Na有關(guān)。 在半導(dǎo)體理論中，P型半導(dǎo)體的費(fèi)米能級(jí)是靠近滿帶的，而N型半導(dǎo)體的費(fèi)米能級(jí)則是靠近導(dǎo)帶的。要想把P型變?yōu)镹型，外加電壓必須補(bǔ)償這兩個(gè)費(fèi)米能級(jí)之差。 所以有:,圖 5.4,2. Vox的計(jì)算,Vox根據(jù)右圖從金屬到氧化物到Si襯底Xm處的電場(chǎng)分布曲線導(dǎo)出:,VT的理想計(jì)算公式,在工藝環(huán)境確定后，MOS管的閾值電壓VT主要決定于： 1. 襯底的摻

16、雜濃度Na。 2. Cox,5.3 MOSFET的體效應(yīng),前面的推導(dǎo)都假設(shè)源極和襯底都接地，認(rèn)為Vgs是加在柵極與襯底之間的。實(shí)際上，在許多場(chǎng)合，源極與襯底并不連接在一起。通常，襯底是接地的，但源極未必接地,源極不接地時(shí)對(duì)VT值的影響稱為體效應(yīng)(Body Effect)。,圖 5.6,圖5.7 某一CMOS工藝條件下，NMOS閾值電壓隨源極-襯底電壓的變化曲線,5.4 MOSFET的溫度特性,MOSFET的溫度特性主要來源于溝道中載流子的遷移率 和閾值電壓VT隨溫度的變化。 載流子的遷移率隨溫度變化的基本特征是： T 由于 所以， T gm 閾值電壓VT的絕對(duì)值同樣是隨溫度的升高而減小： T

17、VT VT(T) (2 4) mV/C VT的變化與襯底的雜質(zhì)濃度Ni和氧化層的厚度tox有關(guān) (Ni , tox) VT(T) ,5.5 MOSFET的噪聲,MOSFET的噪聲來源主要由兩部分： 熱噪聲(thermal noise) 閃爍噪聲(flicker noise，1/f-noise),MOSFET的噪聲(續(xù)),熱噪聲是由溝道內(nèi)載流子的無規(guī)則熱運(yùn)動(dòng)造成 的，通過溝道電阻生成熱噪聲電壓 veg(T，t)，其等效電壓值可近似表達(dá)為 f為所研究的頻帶寬度, T是絕對(duì)溫度. 設(shè)MOS模擬電路工作在飽和區(qū), gm可寫為 所以， 結(jié)論：增加MOS的柵寬和偏置電流，可減小器件的熱噪聲。,閃爍噪聲(f

18、licker noise，1/f -noise)的形成機(jī)理： 溝道處SiO2與Si界面上電子的充放電而引起。 閃爍噪聲的等效電壓值可表達(dá)為 K2是一個(gè)系數(shù)，典型值為31024V2F/Hz。 因?yàn)?1，所以閃爍噪聲被稱之為1/f 噪聲。 電路設(shè)計(jì)時(shí)，增加?xùn)砰L(zhǎng)W，可降低閃爍噪聲。,MOSFET的噪聲(續(xù)),兩點(diǎn)重要說明： 1. 有源器件的噪聲特性對(duì)于小信號(hào)放大器和振蕩器等模擬電路的設(shè)計(jì)是至關(guān)重要的； 2. 所有FET(MOSFET, MESFET等)的1/f 噪聲都高出相應(yīng)的BJT的1/f 噪聲約10倍。這一特征在考慮振蕩器電路方案時(shí)必須要給予重視。,MOSFET的噪聲(續(xù)),5.6 MOSFET

19、尺寸按比例縮小(Scaling-down),MOSFET尺寸縮小對(duì)器件性能的影響,MOSFET特性： 非飽和區(qū) 飽和區(qū),結(jié)論1：L Ids tox Ids L + tox Ids 減小L和tox引起MOSFET的電流控制能力提高 結(jié)論2：W Ids P 減小W引起MOSFET的電流控制能力和輸出功率減小 結(jié)論3：( L + tox+W)Ids=C AMOS 同時(shí)減小L，tox和W， 可保持Ids不變，但導(dǎo)致 器件占用面積減小，電路集成度提高。 總結(jié)論：縮小MOSFET尺寸是VLSI發(fā)展的總趨勢(shì)！,MOSFET尺寸縮小對(duì)器件性能的影響,減小L引起的問題： LVds=C (Ech，Vdsmax)

20、即在VdsVdsmax=VDD不變的情況下，減小L將導(dǎo)致?lián)舸╇妷航档汀?解決方案：減小L的同時(shí)降低電源電壓VDD。 降低電源電壓的關(guān)鍵：降低開啟電壓VT,MOSFET尺寸縮小對(duì)器件性能的影響,圖 5.8,柵長(zhǎng)、閾值電壓、與電源電壓,L(m)1020.50.350.18 VT(V) 7-9 410.60.4 VDD(V) 201253.31.8,VT的功能與降低VT的措施 VT的功能： 1) 在柵極下面的Si區(qū)域中形成反型層； 2) 克服 SiO2介質(zhì)上的壓降。 降低VT的措施： 1) 降低襯底中的雜質(zhì)濃度，采用高電阻率的襯底; 2) 減小SiO2介質(zhì)的厚度 tox。 (兩項(xiàng)措施都是工藝方面的問

21、題),MOSFET的跨導(dǎo)gm和輸出電導(dǎo)gds,根據(jù)MOSFET的跨導(dǎo) gm的定義為： MOSFET I-V特性求得： MOSFET的優(yōu)值: L0,MOSFET的動(dòng)態(tài)特性和尺寸縮小的影響,MOSFET電路等效于一個(gè)含有受控源Ids的RC網(wǎng)絡(luò)。 Ids：Ids(Vgs) R：Ids(Vds)，Rmetal，Rpoly-Si，Rdiff C：Cgs，Cgd，Cds，Cgb，Csb，Cdb，Cmm，Cmb Cg = Cgs+Cgd+ Cgb , 關(guān)鍵電容值,MOSFET的動(dòng)態(tài)特性，亦即速度，取決于RC網(wǎng)絡(luò)的充放電的快慢，進(jìn)而取決于 電流源Ids的驅(qū)動(dòng)能力，跨導(dǎo)的大小， RC時(shí)間常數(shù)的大小， 充放電的電

22、壓范圍，即電源電壓的高低。,MOSFET的動(dòng)態(tài)特性和尺寸縮小的影響,MOSFET 的速度可以用單級(jí)非門(反相器)的時(shí)延 D來表征 Scaling-down( L,W, tox, VDD) 對(duì)MOSFET 速度的影響： (L，W， tox)Ids D 基本不變, 但是 VDD 結(jié)論：器件尺寸連同VDD同步縮小，器件的速度提高。,MOSFET的動(dòng)態(tài)特性和尺寸縮小的影響,MOSFET尺寸按比例縮小的三種方案,1)恒電場(chǎng)(constant electrical field) 2)恒電壓(constant voltage) 3)準(zhǔn)恒電壓(Quasi-constant voltage),Scaling-d

23、own的三種方案(續(xù)),采用恒電場(chǎng)CE縮減方案, 縮減因子為(1)時(shí), 電路指標(biāo)變化。,Scaling-down的三種方案(續(xù)),MOSFET特征尺寸按(1)縮減的眾多優(yōu)點(diǎn)： 電路密度增加2倍 VLSI, ULSI 功耗降低2倍 器件時(shí)延降低倍 器件速率提高倍 線路上的延遲不變 優(yōu)值增加2倍 這就是為什么人們把MOS工藝的特征尺寸做得一小再小，使得MOS電路規(guī)模越來越大，MOS電路速率越來越高的重要原因。,5.7 MOS器件的二階效應(yīng),隨著MOS工藝向著亞微米、深亞微米的方向發(fā)展，采用簡(jiǎn)化的、只考慮一階效應(yīng)的MOS器件模型來進(jìn)行電路模擬，已經(jīng)不能滿足精度要求。此時(shí)必須考慮二階效應(yīng)。 二階效應(yīng)出

24、于兩種原因： 1) 當(dāng)器件尺寸縮小時(shí)，電源電壓還得保持為5V，于是，平均電場(chǎng)強(qiáng)度增加了，引起了許多二次效應(yīng)。 2) 當(dāng)管子尺寸很小時(shí)，這些小管子的邊緣相互靠在一起，產(chǎn)生了非理想電場(chǎng)，也嚴(yán)重地影響了它們的特性。 下面具體討論二階效應(yīng)在各方面的表現(xiàn)。,5.7.1 L和W的變化,在一階理論的設(shè)計(jì)方法中，總認(rèn)為L(zhǎng)、W是同步縮減的，是可以嚴(yán)格控制的。事實(shí)并非如此，真正器件中的L、W并不是原先版圖上所定義的L、W。原因之一在于制造誤差，如右圖所示；原因之二是L、W定義本身就不確切，不符合實(shí)際情況。,圖 5.9,L和W的變化(續(xù)),通常，在IC中各晶體管之間是由場(chǎng)氧化區(qū)（field oxide）來隔離的。在

25、版圖中，凡是沒有管子的地方，一般都是場(chǎng)區(qū)。場(chǎng)是由一層很厚的SiO2形成的。多晶硅或鋁線在場(chǎng)氧化區(qū)上面穿過，會(huì)不會(huì)產(chǎn)生寄生MOS管呢？不會(huì)的。因?yàn)镸OS管的開啟電壓為， 對(duì)于IC中的MOS管，SiO2層很薄，Cox較大，VT較小。對(duì)于場(chǎng)區(qū)，SiO2層很厚，Cox很小，電容上的壓降很大，使得這個(gè)場(chǎng)區(qū)的寄生MOS管的開啟電壓遠(yuǎn)遠(yuǎn)大于電源電壓，即VTFVDD。這里寄生的MOS管永遠(yuǎn)不會(huì)打開，不能形成MOS管(如圖5.9b)。,另外，人們又在氧化區(qū)的下面注入稱為場(chǎng)注入?yún)^(qū)（field implant）的P+ 區(qū)，如下圖所示。這樣，在氧化區(qū)下面襯底的 Na值 較大，也提高了寄生 MOS 管的開啟電壓。同時(shí)，這個(gè)注入?yún)^(qū)也用來控制表面的