1、IC模擬版圖設(shè)計(jì),第一部分：了解版圖 版圖的定義 版圖的意義 版圖的工具 版圖的設(shè)計(jì)流程 第二部分：版圖設(shè)計(jì)基礎(chǔ) 認(rèn)識(shí)版圖 版圖組成兩大部件 版圖編輯器 電路圖編輯器 了解工藝廠商,目錄,第三部分：版圖的準(zhǔn)備 必要文件 設(shè)計(jì)規(guī)則 DRC文件 LVS文件 第四部分：版圖的藝術(shù) 模擬版圖和數(shù)字版圖的首要目標(biāo) 首先考慮的三個(gè)問(wèn)題 匹配 寄生效應(yīng) 噪聲 布局規(guī)劃 ESD 封裝,目錄,第一部分：了解版圖 版圖的定義 版圖的意義 版圖的工具 版圖的設(shè)計(jì)流程,IC模擬版圖設(shè)計(jì),版圖的定義：版圖是在掩膜制造產(chǎn)品上實(shí)現(xiàn) 電路功能且滿足電路功耗、性能等，從版圖上減少工藝制造對(duì)電路的偏差，提高芯片的精準(zhǔn)性。,第一部

2、分：了解版圖,電路圖,版圖,第一部分：了解版圖,版圖的意義： 1）集成電路掩膜版圖設(shè)計(jì)師實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能、成本與功耗。 2）它需要設(shè)計(jì)者具有電路系統(tǒng)原理與工藝制造方面的基本知識(shí)，設(shè)計(jì)出一套符合設(shè)計(jì)規(guī)則的“正確”版圖也許并不困難，但是設(shè)計(jì)出最大程度體現(xiàn)高性能、低功耗、低成本、能實(shí)際可靠工作的芯片版圖缺不是一朝一夕能學(xué)會(huì)的本事。,第一部分：了解版圖,版圖的工具： Cadence Virtuoso Dracula Assura Diva Mentor calibre Spring soft laker,版圖

3、的設(shè)計(jì)流程,熟悉所需文件,對(duì)電路的了解,版圖布局布線,第一部分：了解版圖,DRC/LVS,GDSII to FAB,工藝廠商提供：.tf .display Design rule 、DRC LVS 文件、PDK、ESD文件、金屬阻值文件,第二部分：版圖設(shè)計(jì)基礎(chǔ) 認(rèn)識(shí)版圖 版圖組成兩大部件 2.1 器件 2.2 互連 版圖編輯器 電路圖編輯器 了解工藝廠商,IC模擬版圖設(shè)計(jì),第二部分：版圖設(shè)計(jì)基礎(chǔ),Poly,M1,CT,M2,認(rèn)識(shí)版圖,版圖是電路圖的反映，有兩大組成部分 2.1器件 2.1.1 MOS管 2.1.2 電阻 2.1.3 電容 2.1.4 三極管（省略） 2.1.5 二極管（省略）

4、2.1.6 電感（省略） 2.2互連 2.2.1金屬（第一層金屬，第二層金屬） 2.2.2通孔,第二部分：版圖設(shè)計(jì)基礎(chǔ),第二部分：版圖設(shè)計(jì)基礎(chǔ),2.1 器件 2.1.1 MOS管,NMOS,PMOS,MOS管剖面圖,2.1 器件 2.1.1 MOS管,第二部分：版圖設(shè)計(jì)基礎(chǔ),NMOS工藝層立體圖,NMOS版圖,第二部分：版圖設(shè)計(jì)基礎(chǔ),2.1 器件 2.1.1 MOS管 1) NMOS管 以TSMC，CMOS，N單阱工藝為例 NMOS管，做在P襯底上，溝道為P型，源漏為N型 2) 包括層次： NIMP，N+注入 DIFF，有源區(qū) Poly，柵 M1，金屬 CONT，過(guò)孔 3) MOS管的寬長(zhǎng)確定

5、 4) 當(dāng)有PCELL時(shí);當(dāng)無(wú) PCELL時(shí),NMOS版圖,第二部分：版圖設(shè)計(jì)基礎(chǔ),2.1 器件 2.1.1 MOS管 1) NMOS管 以TSMC，CMOS，N單阱工藝為例 PMOS管，做在N阱中，溝道為N型，源漏為P型 2) 包括層次： NWELL，N阱 PIMP，P+注入 DIFF，有源區(qū) Poly，柵 M1，金屬 CONT，過(guò)孔 3) MOS管的寬長(zhǎng)確定,PMOS版圖,反向器,第二部分：版圖設(shè)計(jì)基礎(chǔ),2.1 器件,器件版圖,器件剖面圖及俯視圖,第二部分：版圖設(shè)計(jì)基礎(chǔ),2.1.1 MOS管 1)反向器 2)NMOS，PMOS 3)金屬連線 4)關(guān)于Butting Contact部分,2.

6、1 器件,2.1器件 2.1.2 電阻 選擇合適的類型，由電阻阻值、方塊電阻值，確定 W、L；R=L/W*R0,第二部分：版圖設(shè)計(jì)基礎(chǔ),電阻類型,電阻版圖,2.1器件 2.1.3 電容 1) 電容值計(jì)算C=L*W*C0 2) 電容分類： poly電容 MIM電容 基于單位面積電容值 MOS電容 源漏接地，基于柵電容，C=W*L*Cox,第二部分：版圖設(shè)計(jì)基礎(chǔ),MIM電容版圖,MOS電容版圖,2.2互連 2.2.1金屬（第一層金屬，第二層金屬） 1) 金屬連線 M1，M2，M3，M4 2.2.2 通孔 2)過(guò)孔 Via1，Via2，Via3,第二部分：版圖設(shè)計(jì)基礎(chǔ),2.2互連 1) 典型工藝 C

7、MOS N阱 1P4M工藝剖面圖,第二部分：版圖設(shè)計(jì)基礎(chǔ),連線與孔之間的連接,建立LIBRARY,第二部分：版圖設(shè)計(jì)基礎(chǔ),3. 版圖編輯器 1) virtuoso編輯器,CIW窗口,第二部分：版圖設(shè)計(jì)基礎(chǔ),3. 版圖編輯器 2) virtuoso編輯器-Library manager,第二部分：版圖設(shè)計(jì)基礎(chǔ),CIW窗口,3. 版圖編輯器 3) virtuoso編輯器- 建立cell,3. 版圖編輯器 4) virtuoso編輯器-工作區(qū)和層次顯示器,第二部分：版圖設(shè)計(jì)基礎(chǔ),LSW,工作區(qū)域,3. 版圖編輯器 5) virtuoso編輯器 -版圖層次顯示（LSW）,第二部分：版圖設(shè)計(jì)基礎(chǔ),3.

8、版圖編輯器 6) virtuoso編輯器 -版圖編輯菜單,第二部分：版圖設(shè)計(jì)基礎(chǔ),3. 版圖編輯器 7) virtuoso編輯器 -顯示窗口,第二部分：版圖設(shè)計(jì)基礎(chǔ),3. 版圖編輯器 8) virtuoso編輯器 -版圖顯示,第二部分：版圖設(shè)計(jì)基礎(chǔ),3. 版圖編輯器 9) virtuoso編輯器-數(shù)據(jù)流格式版圖輸出,第二部分：版圖設(shè)計(jì)基礎(chǔ),4. 電路圖編輯器 1) virtuoso編輯器-電路圖顯示,第二部分：版圖設(shè)計(jì)基礎(chǔ),4. 電路圖編輯器 2) virtuoso編輯器 -電路器件及屬性,第二部分：版圖設(shè)計(jì)基礎(chǔ),第二部分：版圖設(shè)計(jì)基礎(chǔ),4. 電路圖編輯器 3) virtuoso編輯器- 電路

9、添加線名、端口及移動(dòng)窗口,4. 電路圖編輯器 4) virtuoso編輯器- 建立SYMBOL VIEW,第二部分：版圖設(shè)計(jì)基礎(chǔ),電路圖,Symbol 圖,第二部分：版圖設(shè)計(jì)基礎(chǔ),4. 電路圖編輯器 5) virtuoso編輯器-建立SYMBOL 操作,4. 電路圖編輯器 6) virtuoso編輯器-CDL輸出操作,第二部分：版圖設(shè)計(jì)基礎(chǔ),第二部分：版圖設(shè)計(jì)基礎(chǔ),4. 電路圖編輯器 7) virtuoso編輯器-CDL輸出,5. 了解工藝廠商 SMIC -中芯國(guó)際 CSMC 華潤(rùn)上華 TSMC - 臺(tái)積電 UMC - 臺(tái)聯(lián)電 Winbond - 華邦 先鋒 宏力 華虹NEC 比亞迪 新進(jìn) 廈

10、門集順 深圳方正 無(wú)錫和艦 ,第二部分：版圖設(shè)計(jì)基礎(chǔ),第三部分：版圖的準(zhǔn)備 必要文件 設(shè)計(jì)規(guī)則 DRC文件 LVS文件,IC模擬版圖設(shè)計(jì),1. 必要文件 PDK *.tf display.drf DRC LVS cds.lib .cdsenv .cdsinit,第三部分：版圖的準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 2.1 版圖設(shè)計(jì)規(guī)則工藝技術(shù)要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的工藝 N阱 DIFF Poly Metal Cont Via 2.3 最小寬度 2.4 最小間距 2.4 最小覆蓋等等,版圖設(shè)計(jì)基礎(chǔ)設(shè)計(jì)規(guī)則,2. 設(shè)計(jì)規(guī)則 1) PMOS的形成,第三部分：版圖的

11、準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 2) 調(diào)用PCELL,第三部分：版圖的準(zhǔn)備,第三部分：版圖的準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 3) Design Rule,2. 設(shè)計(jì)規(guī)則 4) 規(guī)則定義,第三部分：版圖的準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 4) 規(guī)則定義 4.1 NW（N WELL）,第三部分：版圖的準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 4) 規(guī)則定義 4.2 PO(Poly),第三部分：版圖的準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 4) 規(guī)則定義 4.3 M1(Metal1),第三部分：版圖的準(zhǔn)備,2. 設(shè)計(jì)規(guī)則 4) 規(guī)則定義 4.4 VIA,第三部分：版圖的準(zhǔn)備,第三部分：版圖的準(zhǔn)備,3. DRC文件 3.1 DRC:Design Rule Check，設(shè)

12、計(jì)規(guī)則檢查。 3.2 DRC程序了解有關(guān)你工藝的所有必需的東西。它將著手仔細(xì)檢查你所有布置的一切。,5/1000=0.005,DRC文件,第三部分：版圖的準(zhǔn)備,3. DRC文件 3.3 舉例說(shuō)明 nwell的 DRC文件,NW DRC,第三部分：版圖的準(zhǔn)備,4. LVS文件 4.1 LVS: layout versus schematic，版圖與電路圖對(duì)照。 4.2 LVS工具不僅能檢查器件和布線，而且還能確認(rèn)器件的值和類型是否正確。,第三部分：版圖的準(zhǔn)備,4. LVS文件 4.3 Environment setting： 1) 將決定你用幾層的金屬，選擇一些你所需要的驗(yàn)證檢查。 2) 選擇用

13、命令界面運(yùn)行LVS，定義查看LVS報(bào)告文件及LVS報(bào)錯(cuò)個(gè)數(shù)。,關(guān)閉ERC檢查,定義金屬層數(shù),用命令跑LVS的方式,LVS COMPARE CASE NAMES SOURCE CASE YES LAYOUT CASE YES,第三部分：版圖的準(zhǔn)備,4. LVS文件 4.4 layer mapping: 1) 右圖描述了文件的層次定義、層次描述及gds代碼； 2) Map文件 是工藝轉(zhuǎn)換之間的一個(gè)橋梁。,第三部分：版圖的準(zhǔn)備,4. LVS文件 4.5 Logic operation: 定義了文件層次的 邏輯運(yùn)算。,第三部分：版圖的準(zhǔn)備,4. LVS文件 4.6 DefinedDevices: 右圖

14、定義器件端口及器件邏輯運(yùn)算。,第三部分：版圖的準(zhǔn)備,4. LVS文件 4.7 Check tolerance: 右圖定義檢查器件屬性的誤差率，一般調(diào)為1%。,4. LVS文件 4.8 LVS電路與版圖對(duì)比,第三部分：版圖的準(zhǔn)備,電路圖,版圖,4. LVS文件 4.9 LVS網(wǎng)表對(duì)比,第三部分：版圖的準(zhǔn)備,電路網(wǎng)表,版圖網(wǎng)表,電路網(wǎng)表與版圖網(wǎng)表完全一致的結(jié)果顯示（ Calibre工具）,版圖網(wǎng)表轉(zhuǎn)換為版圖,模擬版圖和數(shù)字版圖的首要目標(biāo) 首先考慮的三個(gè)問(wèn)題 匹配 3.1 匹配中心思想 3.2 匹配問(wèn)題 3.3 如何匹配 3.4 MOS管 3.5 電阻 3.6 電容 3.7 匹配規(guī)則 寄生效應(yīng) 4.

15、1 寄生的產(chǎn)生 4.2 寄生電容 4.3 寄生電阻 4.4 天線效應(yīng) 4.5 閂鎖效應(yīng) 噪聲 布局規(guī)劃 ESD 封裝,IC模擬版圖設(shè)計(jì),第四部分：版圖的藝術(shù),模擬電路和數(shù)字電路的首要目標(biāo) 模擬電路關(guān)注的是功能 1) 電路性能、匹配、速度等 2) 沒(méi)有EDA軟件能全自動(dòng)實(shí)現(xiàn)，所以需要手工處理 數(shù)字電路關(guān)注的是面積 1) 什么都是最小化 2) Astro、appollo等自動(dòng)布局布線工具,第四部分：版圖設(shè)計(jì)藝術(shù),第四部分：版圖設(shè)計(jì)藝術(shù),2.首先考慮的三個(gè)問(wèn)題,3. 匹配 3.1 中心思想： 1）使所有的東西盡量理想，使要匹配的器件被相同的 因 素以相同的方式影響。 2）把器件圍繞一個(gè)公共點(diǎn)中心放置

16、為共心布置。甚至把器件在一條直線上對(duì)稱放置也可以看作是共心技術(shù)。 2.1）共心技術(shù)對(duì)減少在集成電路中存在的熱或工藝的線性梯 度影響非常有效。,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.2 匹配問(wèn)題 3.2.1 差分對(duì)、電流鏡 3.2.2 誤差 3.2.3 工藝導(dǎo)致不匹配 1）不統(tǒng)一的擴(kuò)散 2）不統(tǒng)一的注入 3）CMP后的不完美平面 3.2.4 片上變化導(dǎo)致不匹配 1）溫度梯度 2）電壓變化,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.3 如何匹配 1）需要匹配的器件盡量彼此挨近 芯片不同 的地方工作環(huán)境不同，如溫度 2）需要匹配的器件方向應(yīng)相同 工藝刻蝕各向異性 如對(duì)MOS器件的影響 3）選擇單位器

17、件做匹配 如電阻電容，選一個(gè)中間值作為單位電阻（電容），串并得到其它電阻（電容） 單位電阻電容彼此靠近方向相同放置，相對(duì)匹配精度較好 4）叉指型結(jié)構(gòu)匹配 5）虛擬器件 使器件的中間部位與邊緣部位所處環(huán)境相同 刻蝕時(shí)不會(huì)使器件自身不同部位不匹配,第四部分：版圖設(shè)計(jì)藝術(shù),6）保證對(duì)稱性 6.1 軸對(duì)稱的布局 6.2 四角交叉布局 6.2.1 緩解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響 6.2.2 連線時(shí)也要注意對(duì)稱性 同一層金屬 同樣多的瞳孔 同樣長(zhǎng)的金屬線 6.3 器件之間、模塊之間，盡量讓所有東西布局對(duì)稱 7）信號(hào)線匹配 7.1 差分信號(hào)線，彼此靠近，相同長(zhǎng)度 7.2 寄生效應(yīng)相同，延遲時(shí)間常數(shù)相同，

18、信號(hào)上升下降時(shí)間相同 8）器件尺寸的選擇 8.1 相同的寬度 8.2 尺寸大些 8.2.1 工藝刻蝕偏差所占的比例小些,第四部分：版圖設(shè)計(jì)藝術(shù),第四部分：版圖設(shè)計(jì)藝術(shù),DUMMY管使邊界條件與內(nèi)部相同 DUMMY管短路減小寄生貢獻(xiàn),3. 匹配 3.4 MOS管,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.4 MOS管 1） 軸對(duì)稱匹配,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.4 MOS管 2）匹配金屬連線,第四部分：版圖設(shè)計(jì)藝術(shù),拆為相同數(shù)目的finger 排列成：AABBAABB或者ABBAABBA,3. 匹配 3.4 MOS管 3）MOS管的匹配,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.4 M

19、OS管 4）中心對(duì)稱,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.4 MOS管 5）有相同節(jié)點(diǎn)時(shí),第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.4 MOS管 6）差分的匹配 6.1）一種需要高度匹配的電路技術(shù)就是所謂的差分 邏輯。 6.2）在coms邏輯中，每個(gè)信號(hào)只有一條導(dǎo)線來(lái)傳送低或高電平，由此來(lái)決定邏輯狀態(tài)。 6.3）在差分邏輯中每個(gè)信號(hào)有兩條導(dǎo)線，確定在兩條導(dǎo)線上兩個(gè)信號(hào)之間的差就告訴了你邏輯狀態(tài)。,特別注意匹配問(wèn)題,第四部分：版圖設(shè)計(jì)藝術(shù),兩MOS管源端相同時(shí)中心對(duì)稱實(shí)例,7）差分的匹配版圖（一）,第四部分：版圖設(shè)計(jì)藝術(shù),8）差分的匹配版圖（二）,第四部分：版圖設(shè)計(jì)藝術(shù),使用單位電阻,3. 匹

20、配 3.5 電阻,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.5 電阻-叉指結(jié)構(gòu),第四部分：版圖設(shè)計(jì)藝術(shù),使用單位電容,3. 匹配 3.6 電容 3.6.1電容匹配,第四部分：版圖設(shè)計(jì)藝術(shù),3. 匹配 3.6 電容 3.6.2電容匹配 右圖為一個(gè)電容中心版圖的布局。一片容性組由比率為1：2：4：8：16的電容組成，右圖的布局方法使全局誤差被均化。,1：2：4：8：16的電容匹配版圖,3. 匹配 3.7 匹配規(guī)則 1）把匹配器件相互靠近放置； 2）使器件保持同一個(gè)方向； 3）選擇一個(gè)中間值作為你的根器件； 4）采用指狀交叉方式； 5）用虛設(shè)器件包圍起來(lái)； 6）四方交叉你的成對(duì)器件； 7）匹配你布線上

21、的寄生參數(shù)； 8）使每一樣?xùn)|西都很對(duì)稱； 9）使差分布線一致； 10）使器件寬度一致； 11）總是與你的電路設(shè)計(jì)者交流； 12）注意鄰近的器件；,第四部分：版圖設(shè)計(jì)藝術(shù),4. 寄生效應(yīng) 4.1 寄生的產(chǎn)生 1）兩種材料之間會(huì)有寄生電容 2）電流流過(guò)之處會(huì)有寄生電阻 3）高頻電路導(dǎo)線具有寄生電感 4）器件自身也有寄生效應(yīng) 5）影響電路的速度，改變頻響特性,第四部分：版圖設(shè)計(jì)藝術(shù),4.2 寄生電容 1） 金屬與襯底之間的平板電容 最重要的寄生問(wèn)題 通過(guò)襯底耦合到其它電路上 2）金屬線之間的平板電容 3）金屬線之間的邊緣電容,第四部分：版圖設(shè)計(jì)藝術(shù),4.2 寄生電容 4） 特定的工藝中，隨著金屬層次

22、越高，最小寬度越大。 M1離襯底最近，單位面積電容越大。M4走供電總線，M3用作二級(jí)供電，如下圖所示M2的寄生電容最小。,第四部分：版圖設(shè)計(jì)藝術(shù),根據(jù)設(shè)計(jì)要求選擇最小寄生電容層次,當(dāng)層次離襯底越來(lái)越遠(yuǎn)時(shí)單位面積的電容越來(lái)越小，但最小寬度卻在增大。,4.2 寄生電容 4.2.1 減小寄生電容的方法 寄生電容金屬線寬金屬長(zhǎng)度單位面積電容 1）敏感信號(hào)線盡量短 2）選擇高層金屬走線 最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小 3）敏感信號(hào)彼此遠(yuǎn)離 4）不宜長(zhǎng)距離一起走線 5）電路模塊上盡量不要走線 6）繞開(kāi)敏感節(jié)點(diǎn),第四部分：版圖設(shè)計(jì)藝術(shù),4.3 寄生電阻 1）每根金屬線都有寄生電阻（對(duì)于版圖電流超過(guò)

23、0.5mA就應(yīng)該留意它的線寬、drop的影響） 2）如下圖：我們希望這根導(dǎo)線能承載1毫安的電流，金屬最小寬度是2um，當(dāng)電流流過(guò)這一長(zhǎng)導(dǎo)線時(shí)，它上面的壓降是多少？電路要求10mv的電壓降？如何改進(jìn)？ 2.1）IR Drop一般不要超過(guò)10mv，這意味著導(dǎo)線增加5倍。 3）電源布線時(shí)尤其要注意,第四部分：版圖設(shè)計(jì)藝術(shù),金屬層是每方塊50毫歐=0.05歐,長(zhǎng)/寬=方塊數(shù),4）可以根據(jù)19毫安的總電流來(lái)確定整條導(dǎo)線的尺寸。對(duì) 這條導(dǎo)線采用每微米0.5毫安，需要的導(dǎo)線寬度為38微米才可靠。（用總電流安培數(shù)除以每微米安培數(shù)19/0.5）,第四部分：版圖設(shè)計(jì)藝術(shù),沿整條路徑都布置很粗的供電方案,使導(dǎo)線沿路

24、徑逐漸變細(xì)可節(jié)省面積,4.3 寄生電阻 4.3.1 減小寄生電阻 寄生電阻（金屬長(zhǎng)度/金屬寬度）方塊電阻 1）加大金屬線寬，減小金屬長(zhǎng)度 2）如果金屬線太寬，可以采用幾層金屬并聯(lián)走線 M1M2M3三層金屬并聯(lián)布線，總的寄生電阻減小1/3,第四部分：版圖設(shè)計(jì)藝術(shù),4.4 減小CMOS器件寄生效應(yīng) 將晶體管裂開(kāi)，用多個(gè)手指（finger）并聯(lián)取代,第四部分：版圖設(shè)計(jì)藝術(shù),4.5 天線效應(yīng) 1）天線效應(yīng)：在工藝干法刻蝕時(shí)會(huì)在晶片表面淀積電荷，暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷，這種失效機(jī)制稱為等離子致?lián)p傷/天線效應(yīng)。 2）解決天線效應(yīng)的方法： 金屬跳層 用PN結(jié)將其電荷引入襯底,第四部分：版圖

25、設(shè)計(jì)藝術(shù),4.6 閂鎖效應(yīng) 1. Latch up 是指cmos晶片中, 在電源power VDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。 2. Latch up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路。 3. 隨著IC制造工藝的發(fā)展, 封裝密度和集成度越來(lái)越高,產(chǎn)生Latch up的可能性會(huì)越來(lái)越大。 4. Latch up 產(chǎn)生的過(guò)度電流量可能會(huì)使芯片產(chǎn)生永久性的破壞, Latch up 的防范是IC Layout 的最重要措施之一。,第四部分：版圖設(shè)計(jì)藝術(shù),5. Latch up

26、的原理分析(一),第四部分：版圖設(shè)計(jì)藝術(shù),CMOS INV與其寄生的BJT截面圖,寄生BJT形成SCR的電路模型,B到c的增益可達(dá)數(shù)百倍,6. Latch up 的原理分析(二) Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPN BJT，基極為P substrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。 以上四元件構(gòu)成可控硅（SCR）電路，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)La

27、tch up不會(huì)產(chǎn)生。 當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND間形成低抗通路，Latch up由此而產(chǎn)生。,第四部分：版圖設(shè)計(jì)藝術(shù),7. 版圖中產(chǎn)生的latch up？ 輸出電流很大的情況下； （P和N之間至少間距30-40u） 直接接到PAD的MOS管的D端； （將MOS管的D端加大，孔到AA的間距至少2u） 產(chǎn)生clk，開(kāi)關(guān)頻率快的地方如PLL； （頻率越快，噪音越大，頻率快對(duì)襯底不停放電，吃電流） ESD與core cell 的距離會(huì)產(chǎn)生latch up； （最好間距為40-50u）,第四部分：版圖設(shè)計(jì)

28、藝術(shù),5. 噪聲 1）噪聲在集成電路中可以成為一個(gè)很大的問(wèn)題，特別是當(dāng)你的電路是一個(gè)要接收某一很微弱信號(hào)的非常敏感的電路，而它又位于一個(gè)進(jìn)行著各種計(jì)算、控制邏輯和頻繁切換的電路旁的時(shí)候，就特別注意我們的版圖和平面布局。 2）混合信號(hào)芯片上噪聲問(wèn)題，由于模擬電路和數(shù)字電路是在非常不同的噪聲電平上工作，所以混合信號(hào)電路的噪聲問(wèn)題最多。,第四部分：版圖設(shè)計(jì)藝術(shù),5.1 減小噪聲的方法 1）減小數(shù)字電路的電壓幅度 電壓幅度越小，開(kāi)關(guān)狀態(tài)轉(zhuǎn)變時(shí)需要的能量越小 2）把數(shù)字部分與模擬部分盡量遠(yuǎn)隔 3）保護(hù)環(huán)，把噪聲鎖在環(huán)內(nèi) 電壓噪聲電流噪聲在襯底中傳播時(shí)被接地通孔吸收 通孔數(shù)量應(yīng)比較多 地線應(yīng)足夠粗，減小連

29、線寄生電阻 4）屏蔽層、屏蔽線 對(duì)關(guān)鍵信號(hào)和噪聲嚴(yán)重的信號(hào)線屏蔽 接地的屏蔽線把噪聲吸收到地上 M2走信號(hào)，下方M1接地，屏蔽下方噪聲 M2走線，上方M3接地，屏蔽上方噪聲 M2走線，兩旁兩條M2接地，屏蔽兩旁噪聲 5）電源線退耦 電源線和地之間加大的退耦電容 高頻噪聲容易通過(guò)退耦電容被地吸收,第四部分：版圖設(shè)計(jì)藝術(shù),5.2 差分信號(hào)與噪聲 1）差分電路是一種用來(lái)檢測(cè)兩個(gè)同一來(lái)源的特殊走線的信號(hào)之差的設(shè) 計(jì)技術(shù)。兩條導(dǎo)線自始自終并排排列。每條線傳遞同樣的信息，但信息的狀態(tài)相反。 2）由于兩條導(dǎo)線靠得很近，所以很有可能噪音尖峰會(huì)以同樣的幅度同時(shí)發(fā)生在兩條導(dǎo)線上，由于信號(hào)的相反，相減產(chǎn)生了非常清晰的結(jié)果。 3）差分設(shè)計(jì)方法是有很強(qiáng)的抗噪音能力。當(dāng)電路中的噪音問(wèn)題十分嚴(yán)重時(shí)，很多人都會(huì)依賴差分系統(tǒng)來(lái)解決問(wèn)題。,第四部分：版圖設(shè)計(jì)藝術(shù),第四部