1、EDA技術(shù)綜合設(shè)計(jì)課程設(shè)計(jì)報(bào)告報(bào)告標(biāo)題：柜臺(tái)7段數(shù)碼管控制介面技術(shù)作者所在的部門(mén)：作者所在的領(lǐng)域：作者所屬的班級(jí)：作者姓名：作者學(xué)號(hào)：講師名稱：完成時(shí)間：內(nèi)容摘要培養(yǎng)熟悉VHDL語(yǔ)言基本知識(shí)，熟練使用VHDL語(yǔ)言編寫(xiě)程序，將實(shí)踐下載到硬件上，培養(yǎng)使用集成電路設(shè)計(jì)的能力，開(kāi)發(fā)提供文檔資料的習(xí)慣和規(guī)范編程的思想。(威廉莎士比亞、Northern Exposure(美國(guó)電視電視劇)、繪畫(huà))使用VHDL語(yǔ)言設(shè)計(jì)7段數(shù)碼管控制針，并在時(shí)鐘信號(hào)的控制下動(dòng)態(tài)刷新6位數(shù)字管道，顯示十進(jìn)制計(jì)數(shù)器及其舍入、十二進(jìn)制柜臺(tái)、4位二進(jìn)制可逆柜臺(tái)和60進(jìn)制計(jì)數(shù)器的計(jì)數(shù)結(jié)果。在牙齒期間，seltime拆分器必須動(dòng)態(tài)地將數(shù)字

2、管道分配給每個(gè)計(jì)數(shù)器，并指示數(shù)字的變化。關(guān)鍵字：VHDL語(yǔ)言編程7段數(shù)碼管控制針籌碼目錄概述.1兩種茄子方案的設(shè)計(jì)和論證.。1三單元電路設(shè)計(jì)與參數(shù)計(jì)算.13.1數(shù)碼管解碼器.13.2十進(jìn)制柜臺(tái).23.3 60進(jìn)制柜臺(tái).33.4 4位二進(jìn)制可逆柜臺(tái).53.5小時(shí)數(shù)據(jù)掃描分時(shí)選擇模塊.63.6頂級(jí)檔案.84個(gè)一般線路圖.95設(shè)備編程和下載.96茄子性能測(cè)試和分析(圍繞設(shè)計(jì)要求的各種指標(biāo)執(zhí)行).107種實(shí)驗(yàn)設(shè)備.108次經(jīng)驗(yàn).。109工具書(shū).10課程設(shè)計(jì)任務(wù)表作業(yè)名字7級(jí)數(shù)碼管控制銷完成時(shí)間2011.12.12地圖教師胡輝職稱副教授學(xué)生名字張中班級(jí)B09212總體設(shè)計(jì)要求和技術(shù)要點(diǎn)本課程的學(xué)習(xí)將使學(xué)

3、生掌握所有領(lǐng)域的知識(shí)，包括可編程部件、EDA開(kāi)發(fā)系統(tǒng)軟件、硬件說(shuō)明語(yǔ)言、電子線路設(shè)計(jì)和技術(shù)培訓(xùn)。提高工程學(xué)科實(shí)踐能力。學(xué)習(xí)應(yīng)用EDA技術(shù)解決簡(jiǎn)單的電子設(shè)計(jì)問(wèn)題。具體要求：1.設(shè)計(jì)了全音7段數(shù)碼管控制接口，根據(jù)硬件時(shí)鐘電路輸出1S時(shí)鐘信號(hào)，并顯示2、3、4所需的計(jì)數(shù)器。2.設(shè)計(jì)允許輸入、舍入輸出和同步0的增量十進(jìn)制計(jì)數(shù)器。3.輸入和同步0設(shè)計(jì)可牙齒的60進(jìn)制同步附加計(jì)數(shù)器。設(shè)計(jì)4位二進(jìn)制可逆計(jì)數(shù)器。工作內(nèi)容和調(diào)度第16周：星期一、星期二：輸入、編譯、模擬設(shè)計(jì)項(xiàng)目星期三：下載設(shè)備編程并驗(yàn)證硬件星期四：接受和總結(jié)結(jié)果星期五：編寫(xiě)課程設(shè)計(jì)摘要報(bào)告課程設(shè)計(jì)成果將編寫(xiě)的程序下載到實(shí)驗(yàn)箱中，根據(jù)數(shù)碼管編寫(xiě)的

4、程序顯示正確的結(jié)果，并確保實(shí)驗(yàn)成功。一、概述設(shè)計(jì)了全音7段數(shù)碼管控制接口，根據(jù)硬件時(shí)鐘電路輸出1S時(shí)鐘信號(hào)。允許輸入、舍入輸出和同步0的附加十進(jìn)制計(jì)數(shù)器。有60進(jìn)制同步附加計(jì)數(shù)器和4位二進(jìn)制可逆計(jì)數(shù)器，可以輸入和同步0。要求：在時(shí)鐘信號(hào)的控制下，動(dòng)態(tài)刷新6位數(shù)字管以顯示上述柜臺(tái)數(shù)結(jié)果。二、節(jié)目設(shè)計(jì)和演示首先，VHDL語(yǔ)言編寫(xiě)基本文件和3個(gè)柜臺(tái)程序，編寫(xiě)分配器和數(shù)碼管程序，最后一個(gè)用例語(yǔ)句創(chuàng)建頂層文件，分別檢查錯(cuò)誤后將頂層文件下載到實(shí)驗(yàn)框中，并連接導(dǎo)線。完成后，在時(shí)鐘信號(hào)的控制下，6位數(shù)碼管動(dòng)態(tài)刷新三個(gè)計(jì)數(shù)器的技術(shù)結(jié)果。三、單元電路設(shè)計(jì)1.數(shù)碼管解碼器節(jié)目Library IEEEuse IEEE

5、 . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；Entity deled is通信端口(num : in STD _ logic _ vector(3 down to 0)；led : out STD _ logic _ vector(6 down to 0)；End deledArchitecture fun of deled is貝金- abcdefgled= 1111110 when num= 0000 else0110000when num=0001else1101101when num=0010e

6、lse1111001when num=0011else0110011when num=0100else1011011when num=0101else1011111when num=0110else1110000when num=0111else1111111when num=1000else1111011when num=1001else1110111when num=1010else0011111when num=1011else1001110when num=1100else0111101when num=1101else1001111when num=1110else1000111 w

7、hen num= 1111End fun電路圖2.十進(jìn)制柜臺(tái)節(jié)目Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；實(shí)體CNT 10 is通信端口(clk，clr，en : in STD _ logicCo:out std _ logicq : buffer STD _ logic _ vector(3 down to 0)；End cnt10Architecture behave of cnt10 is貝金進(jìn)程(clk、clr、en)貝金if(en=0)then q=

8、0000 ；Elsif (clk事件和clk=1) thenif(clr=1)then q= 0000 ；elsif(q=9)then q= 0000 ；co=1；else q=q 1；co=0；End ifEnd ifEnd processEnd behave電路圖模擬波形圖3.60進(jìn)制柜臺(tái)節(jié)目LIBRARY IEEEUSE IEEE。STD_LOGIC_1164。ALLUSE IEEE。STD_LOGIC_UNSIGNED。ALL實(shí)體CNT 60 is通信端口(clk，clr，en : in STD _ logicq : out STD _ logic _ vector(7 down to

9、 0)；END cnt60ARCHITECTURE behave OF cnt60 ISSignal qh，QL : STD _ logic _ vector(3down to 0)；貝金進(jìn)程(clk、clr、en)貝金IF(en=1)THEN QL= 0000 ；Qh= 0000Elsif (clk事件和clk=1) thenIF(clr=1)THEN QL= 0000 ；Qh= 0000ELSIF(QL=9)THEN QL= 0000 ；IF(qh=5)THEN qh= 0000 ；ELSE qh=qh 1；END IFELSE QL=QL 1；END IFEND IFQ=qhqlEND

10、PROCESSEND behave電路圖波形圖4位二進(jìn)制可逆柜臺(tái)節(jié)目Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；實(shí)體kn4is通信端口(clk，clr，plus _ sub: in STD _ logicq : buffer STD _ logic _ vector(3 down to 0)；End kn4Architecture behave of kn4 is貝金進(jìn)程(clk、clr、plus _ sub)貝金If (clk事件和clk=1) thenif(c

11、lr=1)then q= 0000 ；Elsif(plus_sub=1)thenif(q=15)then q= 0000 ；else q=q 1；End ifElsif(plus_sub=0)thenif(q=0)then q= 1111 ；else q=q-1；End ifEnd ifEnd ifEnd processEnd behave電路圖波形圖5小時(shí)數(shù)據(jù)掃描分時(shí)選擇模塊節(jié)目Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；use IEEE . STD _ logic _ arith . all；Entity seltime is通信端口(clk，reset，ci : in STD _ logicKn4，CNT 10: in STD _ logic _ vector(3down to 0)；CNT 60: in STD _ logic _ vector(7 down to 0)；daout : out STD _ logic _ vector(3 down to 0)；Dp:out