1、6.2 半導(dǎo)體集成電路的可靠性設(shè)計(jì)軍用半導(dǎo)體集成電路的可靠性設(shè)計(jì)是在產(chǎn)品研制的全過程中，以預(yù)防為主、加強(qiáng)系統(tǒng)管理的思想為指導(dǎo)，從線路設(shè)計(jì)、版圖設(shè)計(jì)、工藝設(shè)計(jì)、封裝結(jié)構(gòu)設(shè)計(jì)、評(píng)價(jià)試驗(yàn)設(shè)計(jì) 、原材料選用、軟件設(shè)計(jì)等方面，采取各種有效措施，力爭(zhēng)消除或控制半導(dǎo)體集成電路在規(guī)定的條件下和規(guī)定時(shí)間內(nèi)可能出現(xiàn)的各種失效模式，從而在性能、費(fèi)用、時(shí)間（研制、生產(chǎn)周期）因素綜合平衡的基礎(chǔ)上，實(shí)現(xiàn)半導(dǎo)體集成電路產(chǎn)品規(guī)定的可靠性指標(biāo)。根據(jù)內(nèi)建可靠性的指導(dǎo)思想，為保證產(chǎn)品的可靠性，應(yīng)以預(yù)防為主，針對(duì)產(chǎn)品在研制、生產(chǎn)制造、成品出廠、運(yùn)輸、貯存與使用全過程中可能出現(xiàn)的各種失效模式及其失效機(jī)理，采取有效措施加以消除控制。因此

2、，半導(dǎo)體集成電路的可靠性設(shè)計(jì)必須把要控制的失效模式轉(zhuǎn)化成明確的、定量化的指標(biāo)。在綜合平衡可靠性、性能、費(fèi)用和時(shí)間等因素的基礎(chǔ)上，通過采取相應(yīng)有效的可靠性設(shè)計(jì)技術(shù)使產(chǎn)品在全壽命周期內(nèi)達(dá)到規(guī)定的可靠性要求。6.2.1 概 述1. 可靠性設(shè)計(jì)應(yīng)遵循的基本原則（1）必須將產(chǎn)品的可靠性要求轉(zhuǎn)化成明確的、定量化的可靠性指標(biāo)。（2）必須將可靠性設(shè)計(jì)貫穿于產(chǎn)品設(shè)計(jì)的各個(gè)方面和全過程。（3）從國(guó)情出發(fā)盡可能地采用當(dāng)今國(guó)內(nèi)外成熟的新技術(shù)、新結(jié)構(gòu)、新工藝。（4）設(shè)計(jì)所選用的線路、版圖、封裝結(jié)構(gòu)，應(yīng)在滿足預(yù)定可靠性指標(biāo)的情況下盡量簡(jiǎn)化，避免復(fù)雜結(jié)構(gòu)帶來的可靠性問題。（5）可靠性設(shè)計(jì)實(shí)施過程必須與可靠性管理緊密結(jié)合。2

3、. 可靠性設(shè)計(jì)的基本依據(jù)（1）合同書、研制任務(wù)書或技術(shù)協(xié)議書。（2）產(chǎn)品考核所遵從的技術(shù)標(biāo)準(zhǔn)。（3）產(chǎn)品在全壽命周期內(nèi)將遇到的應(yīng)力條件（環(huán)境應(yīng)力和工作應(yīng)力）。（4）產(chǎn)品的失效模式分布，其中主要的和關(guān)鍵的失效模式及其機(jī)理分析。（5）定量化的可靠性設(shè)計(jì)指標(biāo)。（6）生產(chǎn)（研制）線的生產(chǎn)條件、工藝能力、質(zhì)量保證能力。3. 設(shè)計(jì)前的準(zhǔn)備工作（1）將用戶對(duì)產(chǎn)品的可靠性要求，在綜合平衡可靠性、性能、費(fèi)用和研制（生產(chǎn)）周期等因素的基礎(chǔ)上，轉(zhuǎn)化為明確的、定量化的可靠性設(shè)計(jì)指標(biāo)。（2）對(duì)國(guó)內(nèi)外相似的產(chǎn)品進(jìn)行調(diào)研，了解其生產(chǎn)研制水平、可靠性水平（包括產(chǎn)品的主要失效模式、失效機(jī)理、已采取的技術(shù)措施、已達(dá)到的質(zhì)量等級(jí)和

4、失效率等）以及該產(chǎn)品的技術(shù)發(fā)展方向。(3) 對(duì)現(xiàn)有生產(chǎn)（研制）線的生產(chǎn)水平、工藝能力、質(zhì)量保證能力進(jìn)行調(diào)研，可通過通用和特定的評(píng)價(jià)電路，所遵從的認(rèn)證標(biāo)準(zhǔn)或統(tǒng)計(jì)工藝控制（SPC）技術(shù)，獲得在線的定量化數(shù)據(jù)。4. 可靠性設(shè)計(jì)程序（1）分析、確定可靠性設(shè)計(jì)指標(biāo)，并對(duì)該指標(biāo)的必要性和科學(xué)性等進(jìn)行論證。（2）制定可靠性設(shè)計(jì)方案。設(shè)計(jì)方案應(yīng)包括對(duì)國(guó)內(nèi)外同類產(chǎn)品（相似產(chǎn)品）的可靠性分析、可靠性目標(biāo)與要求、基礎(chǔ)材料選擇、關(guān)鍵部件與關(guān)鍵技術(shù)分析、應(yīng)控制的主要失效模式以及應(yīng)采取的可靠性設(shè)計(jì)措施、可靠性設(shè)計(jì)結(jié)果的預(yù)計(jì)和可靠性評(píng)價(jià)試驗(yàn)設(shè)計(jì)等。（3）可靠性設(shè)計(jì)方案論證（可與產(chǎn)品總體方案論證同時(shí)進(jìn)行）。（4）設(shè)計(jì)方案的實(shí)

5、施與評(píng)估，主要包括線路、版圖、工藝、封裝結(jié)構(gòu)、評(píng)價(jià)電路等的可靠性設(shè)計(jì)以及對(duì)設(shè)計(jì)結(jié)果的評(píng)估。（5）樣品試制及可靠性評(píng)價(jià)試驗(yàn)。（6）樣品制造階段的可靠性設(shè)計(jì)評(píng)審。（7）通過試驗(yàn)與失效分析來改進(jìn)設(shè)計(jì)，并進(jìn)行“設(shè)計(jì)試驗(yàn)分析改進(jìn)”循環(huán)，實(shí)現(xiàn)產(chǎn)品的可靠性增長(zhǎng)，直到達(dá)到預(yù)期的可靠性指標(biāo)。（8）最終可靠性設(shè)計(jì)評(píng)審。（9）設(shè)計(jì)定型。設(shè)計(jì)定型時(shí)，不僅產(chǎn)品性能應(yīng)滿足合同要求，可靠性指標(biāo)是否滿足合同要求也應(yīng)作為設(shè)計(jì)定型的必要條件。6.2.2 集成電路的可靠性設(shè)計(jì)指標(biāo)1. 穩(wěn)定性設(shè)計(jì)指標(biāo)半導(dǎo)體集成電路經(jīng)過貯存、使用一段時(shí)間后，在各種環(huán)境因素和工作應(yīng)力的作用下，某些電性能參數(shù)將逐漸發(fā)生變化。如果這些參數(shù)值經(jīng)過一定的時(shí)間超

6、過了所規(guī)定的極限值即判為失效，這類失效通常稱為參數(shù)漂移失效，如溫漂、時(shí)漂等。因此，在確定穩(wěn)定性設(shè)計(jì)指標(biāo)時(shí)，必須明確規(guī)定半導(dǎo)體集成電路在規(guī)定的條件下和規(guī)定的時(shí)間內(nèi)，其參數(shù)的漂移變化率應(yīng)不超過其規(guī)定值。如某CMOS集成電路的兩項(xiàng)主要性能參數(shù)功耗電流IOD和輸出電流IOL、IOH變化量規(guī)定值為：在125環(huán)境下工作24小時(shí)，IOD小于500mA；在125環(huán)境下工作24小時(shí)，IOL、IOH變化范圍為20。2. 極限性設(shè)計(jì)指標(biāo)半導(dǎo)體集成電路承受各種工作應(yīng)力、環(huán)境應(yīng)力的極限能力是保證半導(dǎo)體集成電路可靠性的主要條件。半導(dǎo)體集成電路的電性能參數(shù)和熱性能參數(shù)都有極限值的要求，如雙極器件的最高擊穿電壓、最大輸出電流

7、、最高工作頻率、最高結(jié)溫等。極限性設(shè)計(jì)指標(biāo)的確定應(yīng)根據(jù)用戶提出的工作環(huán)境要求。除了遵循標(biāo)準(zhǔn)中必須考核的項(xiàng)目之外，對(duì)影響產(chǎn)品可靠性性能的關(guān)鍵極限參量也應(yīng)制定出明確的量值，以便在設(shè)計(jì)中采取措施加以保證。3. 可靠性定量指標(biāo)表征產(chǎn)品的可靠性有產(chǎn)品壽命、失效率或質(zhì)量等級(jí)。若半導(dǎo)體集成電路產(chǎn)品的失效規(guī)律符合指數(shù)分布時(shí)，壽命與失效率互為倒數(shù)關(guān)系。通常半導(dǎo)體集成電路的可靠性指標(biāo)也可根據(jù)所遵循技術(shù)標(biāo)準(zhǔn)的質(zhì)量等級(jí)分為S級(jí)、B級(jí)、B1級(jí)。4. 應(yīng)控制的主要失效模式半導(dǎo)體集成電路新品的研制應(yīng)根據(jù)電路的具體要求和相似產(chǎn)品的生產(chǎn)、使用數(shù)據(jù)，通過可靠性水平分析，找到可能出現(xiàn)的主要失效模式，在可靠性設(shè)計(jì)中有針對(duì)性地采取相應(yīng)

8、的糾正措施，以達(dá)到控制或消除這些失效模式的目的。一般半導(dǎo)體集成電路產(chǎn)品應(yīng)控制的主要失效模式有短路、開路、參數(shù)漂移、漏氣等，其主要失效機(jī)理為電遷移、金屬腐蝕、靜電放電、過電損傷、熱載流子效應(yīng)、閂鎖效應(yīng)、介質(zhì)擊穿、輻射軟誤差效應(yīng)、管殼及引出端銹蝕等。6.2.3 集成電路可靠性設(shè)計(jì)的基本內(nèi)容1. 線路可靠性設(shè)計(jì)線路可靠性設(shè)計(jì)是在完成功能設(shè)計(jì)的同時(shí)，著重考慮所設(shè)計(jì)的集成電路對(duì)環(huán)境的適應(yīng)性和功能的穩(wěn)定性。半導(dǎo)體集成電路的線路可靠性設(shè)計(jì)是根據(jù)電路可能存在的主要失效模式，盡可能在線路設(shè)計(jì)階段對(duì)原功能設(shè)計(jì)的集成電路網(wǎng)絡(luò)進(jìn)行修改、補(bǔ)充、完善，以提高其可靠性。如半導(dǎo)體芯片本身對(duì)溫度有一定的敏感性，而晶體管在線路達(dá)

9、到不同位置所受的應(yīng)力也各不相同，對(duì)應(yīng)力的敏感程度也有所不同。因此，在進(jìn)行可靠性設(shè)計(jì)時(shí)，必須對(duì)線路中的元器件進(jìn)行應(yīng)力強(qiáng)度分析和靈敏度分析（一般可通過SPICE和有關(guān)模擬軟件來完成），有針對(duì)性地調(diào)整其中心值，并對(duì)其性能參數(shù)值的容差范圍進(jìn)行優(yōu)化設(shè)計(jì)，以保證在規(guī)定的工作環(huán)境條件下，半導(dǎo)體集成電路整體的輸出功能參數(shù)穩(wěn)定在規(guī)定的數(shù)值范圍，處于正常的工作狀態(tài)。線路可靠性設(shè)計(jì)的一般原則是：（1）線路設(shè)計(jì)應(yīng)在滿足性能要求的前提下盡量簡(jiǎn)化；（2）盡量運(yùn)用標(biāo)準(zhǔn)元器件，選用元器件的種類盡可能減少，使用的元器件應(yīng)留有一定的余量，避免滿負(fù)荷工作；（3）在同樣的參數(shù)指標(biāo)下，盡量降低電流密度和功耗，減少電熱效應(yīng)的影響；（4）

10、對(duì)于可能出現(xiàn)的瞬態(tài)過電應(yīng)力，應(yīng)采取必要的保護(hù)措施。如在有關(guān)端口采用箝位二極管進(jìn)行瞬態(tài)電壓保護(hù)，采用串聯(lián)限流電阻限制瞬態(tài)脈沖過電流值。2. 版圖可靠性設(shè)計(jì)版圖可靠性設(shè)計(jì)是按照設(shè)計(jì)好的版圖結(jié)構(gòu)由平面圖轉(zhuǎn)化成全部芯片工藝完成后的三維圖像，根據(jù)工藝流程按照不同結(jié)構(gòu)的晶體管（雙極型或MOS型等）可能出現(xiàn)的主要失效模式來審查版圖結(jié)構(gòu)的合理性。如電遷移失效與各部位的電流密度有關(guān)，一般規(guī)定有極限值，應(yīng)根據(jù)版圖考察金屬連線的總長(zhǎng)度，要經(jīng)過多少爬坡，預(yù)計(jì)工藝的誤差范圍，計(jì)算出金屬涂層最薄位置的電流密度值以及出現(xiàn)電遷移的概率。此外，根據(jù)工作頻率在超高頻情況下平行線之間的影響以及對(duì)性能參數(shù)的保證程度，考慮有無出現(xiàn)縱向

11、或橫向寄生晶體管構(gòu)成潛在通路的可能性。對(duì)于功率集成電路中發(fā)熱量較大的晶體管和單元，應(yīng)盡量分散安排，并盡可能遠(yuǎn)離對(duì)溫度敏感的電路單元。3. 工藝可靠性設(shè)計(jì) 為了使版圖能準(zhǔn)確無誤地轉(zhuǎn)移到半導(dǎo)體芯片上并實(shí)現(xiàn)其規(guī)定的功能，工藝設(shè)計(jì)非常關(guān)鍵。一般可通過工藝模擬軟件（如SUPREM等）來預(yù)測(cè)出工藝流程完成后實(shí)現(xiàn)功能的情況，在工藝生產(chǎn)過程中的可靠性設(shè)計(jì)主要應(yīng)考慮：（1）原工藝設(shè)計(jì)對(duì)工藝誤差、工藝控制能力是否給予足夠的考慮（裕度設(shè)計(jì)），有無監(jiān)測(cè)、監(jiān)控措施（利用PCM測(cè)試圖形）；（2）各類原材料純度的保證程度；（3）工藝環(huán)境潔凈度的保證程度；（4）特定的保證工藝，如鈍化工藝、鈍化層的保證，從材料、工藝到介質(zhì)層質(zhì)

12、量（結(jié)構(gòu)致密度、表面介面性質(zhì)、與襯底的介面應(yīng)力等）的保證。4. 封裝結(jié)構(gòu)可靠性設(shè)計(jì)封裝質(zhì)量直接影響到半導(dǎo)體集成電路的可靠性。封裝結(jié)構(gòu)可靠性設(shè)計(jì)應(yīng)著重考慮：（1）鍵合的可靠性，包括鍵合連接線、鍵合焊點(diǎn)的牢固程度，特別是經(jīng)過高溫老化后性能變脆對(duì)鍵合拉力的影響；（2）芯片在管殼底座上的粘合強(qiáng)度，特別是工作溫度升高后，對(duì)芯片的剪切力有無影響。此外，還應(yīng)注意粘合劑的潤(rùn)濕性，以控制粘合后的孔隙率；（3）管殼密封后氣密性的保證；（4）封裝氣體質(zhì)量與管殼內(nèi)水汽含量，有無有害氣體存在腔內(nèi)；（5）功率半導(dǎo)體集成電路管殼的散熱情況；（6）管殼外管腳的銹蝕及易焊性問題。5. 可靠性評(píng)價(jià)電路設(shè)計(jì)為了驗(yàn)證可靠性設(shè)計(jì)的效果

13、或能盡快提取對(duì)工藝生產(chǎn)線、工藝能力有效的工藝參數(shù)，必須通過相應(yīng)的微電子測(cè)試結(jié)構(gòu)和測(cè)試技術(shù)來采集。所以，評(píng)價(jià)電路的設(shè)計(jì)也應(yīng)是半導(dǎo)體集成電路可靠性設(shè)計(jì)的主要內(nèi)容。一般有以下三種評(píng)價(jià)電路：(1) 工藝評(píng)價(jià)用電路設(shè)計(jì)主要針對(duì)工藝過程中誤差范圍的測(cè)定，一般采用方塊電阻、接觸電阻構(gòu)成的微電子測(cè)試結(jié)構(gòu)來測(cè)試線寬、膜厚、工藝誤差等。(2) 可靠性參數(shù)提取用評(píng)估電路設(shè)計(jì)針對(duì)雙極性和CMOS電路的主要失效模式與機(jī)理，借助一些單管、電阻、電容，盡可能全面地研究出一些能評(píng)價(jià)其主要失效機(jī)理的評(píng)估電路。(3) 宏單元評(píng)估電路設(shè)計(jì)針對(duì)雙極型和CMOS型電路主要失效模式與機(jī)理的特點(diǎn)，設(shè)計(jì)一些能代表復(fù)雜電路中基本宏單元和關(guān)鍵單

14、元電路的微電子測(cè)試結(jié)構(gòu)，以便通過工藝流程研究其失效的規(guī)律性。6.2.4 可靠性設(shè)計(jì)技術(shù)可靠性設(shè)計(jì)技術(shù)分類方法很多，這里以半導(dǎo)體集成電路所受應(yīng)力不同造成的失效模式與機(jī)理為線索來分類，將半導(dǎo)體集成電路可靠性設(shè)計(jì)技術(shù)分為：（1）耐電應(yīng)力設(shè)計(jì)技術(shù)：包括抗電遷移設(shè)計(jì)、抗閂鎖效應(yīng)設(shè)計(jì)、防靜電放電設(shè)計(jì)和防熱載流子效應(yīng)設(shè)計(jì)；（2）.耐環(huán)境應(yīng)力設(shè)計(jì)技術(shù)：包括耐熱應(yīng)力、耐機(jī)械應(yīng)力、耐化學(xué)應(yīng)力和生物應(yīng)力、耐輻射應(yīng)力設(shè)計(jì)；（3）穩(wěn)定性設(shè)計(jì)技術(shù)：包括線路、版圖和工藝方面的穩(wěn)定性設(shè)計(jì)。在下面幾節(jié)將對(duì)這些技術(shù)進(jìn)行詳細(xì)闡述。6.2.5 耐電應(yīng)力設(shè)計(jì)技術(shù)半導(dǎo)體集成電路所承受過高電應(yīng)力的來源是多方面的，有來自于整機(jī)電源系統(tǒng)的瞬時(shí)

15、浪涌電流、外界的靜電和干擾的電噪聲，也有來自于自身電場(chǎng)的增強(qiáng)。此外，雷擊或人為使用不當(dāng)（如系統(tǒng)接地不良，在接通、切斷電源的瞬間會(huì)引起輸入端和電源端的電壓逆轉(zhuǎn)）也會(huì)產(chǎn)生過電應(yīng)力。過電流應(yīng)力的沖擊會(huì)造成半導(dǎo)體集成電路的電遷移失效、CMOS器件的閂鎖效應(yīng)失效、功率集成電路中功率晶體管的二次擊穿失效和電熱效應(yīng)失效等；過電壓應(yīng)力則造成絕緣介質(zhì)擊穿和熱載流子效應(yīng)等。1. 抗電遷移設(shè)計(jì)電遷移失效是在一定溫度下，當(dāng)半導(dǎo)體器件的金屬互連線上流過足夠大的電流密度時(shí)，被激發(fā)的金屬離子受電場(chǎng)的作用形成離子流朝向陰極方向移動(dòng)，同時(shí)在電場(chǎng)作用下的電子通過對(duì)金屬離子的碰撞給離子的動(dòng)量形成朝著金屬模陽(yáng)極方向運(yùn)動(dòng)的離子流。在良

16、好的導(dǎo)體中，動(dòng)量交換力比靜電力占優(yōu)勢(shì)，造成了金屬離子向陽(yáng)極端的凈移動(dòng)，最終在金屬膜中留下金屬離子的局部堆積（引起短路）和空隙（引起開路）。MOS和雙極器件對(duì)這一失效模式都很敏感，但由于MOS器件屬于高阻抗器件，電流密度不大，相對(duì)而言，電遷移失效對(duì)MOS器件的影響比雙極器件小。在各種電遷移失效模型中引用較多的為下式MTF=AWPLqJ-nexp( （6.1）式中，MTF是平均失效時(shí)間，A、p、q均為常數(shù)，W是金屬條線寬，L是金屬條厚度，J是電流密度，n一般為2，Ea為激活能，k是玻爾茲曼常數(shù)，T是金屬條的絕對(duì)溫度。為防止電遷移失效，一般采取以下設(shè)計(jì)措施：（1）在鋁材料中加入少量銅（一般含24重量

17、比），或加入少量硅（含0.3%重量比），或在鋁條上覆蓋Al-Cu合金。含銅的鋁膜電遷移壽命是純鋁膜的40倍，但在高溫下銅原子在電場(chǎng)作用下會(huì)遷移到PN結(jié)附近引起PN結(jié)劣化。（2）在鋁膜上覆蓋完整的鈍化膜。（3）降低互連線中的電流密度。對(duì)于互連線厚度大于0.8m、寬度大于6m的電流密度設(shè)計(jì)容限一般規(guī)定如下：有鈍化層的純鋁合金條，電流密度J5105A/cm2；無鈍化層的純鋁或鋁合金條，J2105A/cm2；金膜，J6105A/cm2；其它各種導(dǎo)電材料膜條，J2105A/cm2。對(duì)于VLSI中金屬互連線的電流密度設(shè)計(jì)容限的要求應(yīng)更加嚴(yán)格，應(yīng)取J2105A/cm2。實(shí)際上，這一設(shè)計(jì)容限值是導(dǎo)體電流、溫度

18、和溫度梯度的函數(shù)。（4）加強(qiáng)工藝控制精度，減少鋁互連線的工藝缺陷。（5）金(Au)互連線系統(tǒng)有很好的抗電遷移能力。為了防止形成Au-Si低熔點(diǎn)共晶體，需在金硅之間引入襯墊金屬，如Pt-Ti-Pt-Au結(jié)構(gòu)。（6）可考慮用鉬、鎢、氮化鈦氮化鎢等高熔點(diǎn)金屬替代鋁作電極材料。2. 抗閂鎖設(shè)計(jì) CMOS集成電路含有n溝MOS和p溝MOS晶體管，不可避免地存在npnp寄生可控硅結(jié)構(gòu)，在一定條件下，該結(jié)構(gòu)一旦觸發(fā)，電源到地之間便會(huì)流過較大的電流，并在npnp寄生可控硅結(jié)構(gòu)中同時(shí)形成正反饋過程，此時(shí)寄生可控硅結(jié)構(gòu)處于導(dǎo)通狀態(tài)。只要電源不切斷，即使觸發(fā)信號(hào)已經(jīng)消失，業(yè)已形成的導(dǎo)通電流也不會(huì)隨之消失，此現(xiàn)象即為

19、閂鎖效應(yīng)，簡(jiǎn)稱閂鎖(Latch-up)。(1)CMOS半導(dǎo)體集成電路產(chǎn)生閂鎖的三項(xiàng)基本條件是：外加干擾噪聲進(jìn)入寄生可控硅，使某個(gè)寄生晶體管觸發(fā)導(dǎo)通。滿足寄生可控硅導(dǎo)通條件: （6.2）其中：n和p分別為npn管和pnp管的共基極電流增益；rcn和rcp分別為npn管和pnp管發(fā)射極串聯(lián)電阻；RW和RS分別為npn管pnp管EB結(jié)的并聯(lián)電阻。除了n、p與外加噪聲引起的初始導(dǎo)通電流有關(guān)外，所有以上各參數(shù)均由CMOS半導(dǎo)體集成電路的版圖和工藝條件決定。導(dǎo)通狀態(tài)的維持。當(dāng)外加噪聲消失后，只有當(dāng)電源供給的電流大于寄生可控硅的維持電流或電路的工作電壓大于維持電壓時(shí)，導(dǎo)通狀態(tài)才能維持，否則電路退出導(dǎo)通狀態(tài)。

20、(2) 抗閂鎖的設(shè)計(jì)原則抗閂鎖可靠性設(shè)計(jì)總的原則是：根據(jù)寄生可控硅導(dǎo)通條件，設(shè)法降低縱、橫向寄生晶體管的電流放大系數(shù)，減少阱和襯底的寄生電阻，以提高造成閂鎖的觸發(fā)電流閾值，破壞形成正反饋的條件。（3）版圖抗閂鎖設(shè)計(jì)盡可能增加寄生晶體管的基區(qū)寬度，以降低其。對(duì)于橫向寄生晶體管，應(yīng)增加溝道MOS管與P溝道MOS管的間距；對(duì)縱向寄生晶體管，應(yīng)增加阱深，盡可能縮短寄生晶體管基極與發(fā)射極的n+區(qū)與p+區(qū)的距離，以降低寄生電阻。盡可能多開設(shè)電源孔和接地孔，以便增長(zhǎng)周界；電源孔盡量設(shè)置在P溝道MOS管與P阱之間，接地孔開設(shè)在靠近P溝道MOS管的P阱內(nèi)，盡量減少P阱面積，以減少寄生電流。采用阻斷環(huán)結(jié)構(gòu)，如圖6

21、.1所示。采用保護(hù)環(huán)結(jié)構(gòu)，如圖6.2所示。采用偽集電極結(jié)構(gòu)，如圖6.3所示。圖6.1 CMOS電路防閂鎖的阻斷環(huán)結(jié)構(gòu)圖6.2 CMOS電路防閂鎖的保護(hù)結(jié)構(gòu)圖6.3 體硅CMOS電路偽集電極結(jié)構(gòu)及等效電路(4)工藝抗閂鎖設(shè)計(jì)采用摻金、本征吸雜、中子或電子輻照等方法，以降低寄生晶體管的電流放大系數(shù)；在低阻的n+襯底上生長(zhǎng)n-外延層，再作p阱和n、p源接觸，形成低阻襯底來降低襯底寄生電阻；用肖特基勢(shì)壘代替擴(kuò)散結(jié)制作MOS管的源區(qū)和漏區(qū)。由于肖特基勢(shì)壘結(jié)發(fā)射效率比pn結(jié)低得多，可大大削弱閂鎖效應(yīng)；采用在絕緣襯底上生長(zhǎng)硅外延層的CMOS/SOI工藝技術(shù)。3. 防靜電放電設(shè)計(jì)靜電放電(ESD)失效可以是熱

22、效應(yīng)，也可以是電效應(yīng)，這取決于半導(dǎo)體集成電路承受外界過電應(yīng)力的瞬間以及器件對(duì)地的絕緣程度。若器件的某一引出端對(duì)地短路，則放電瞬間產(chǎn)生電流脈沖形成焦耳熱，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑，以致誘發(fā)二次擊穿，這就屬于熱效應(yīng)。若器件與地不接觸，沒有直接電流通路，則靜電源不是通過器件到地直接放電，而是將存貯電荷傳到器件，放電瞬間表現(xiàn)為產(chǎn)生過電壓導(dǎo)致介質(zhì)擊穿或表面擊穿，這就屬于靜電效應(yīng)。預(yù)防半導(dǎo)體集成電路靜電放電失效的設(shè)計(jì)措施主要有：（1）MOS器件防靜電放電效應(yīng)設(shè)計(jì)。圖6.4為場(chǎng)效應(yīng)管靜電保護(hù)電路,圖6.5為二極管防靜電保護(hù)電路。（2）雙極型器件防靜電放電失效設(shè)計(jì)。圖6.6為雙極型器件防靜電保護(hù)

23、電路。（3）CMOS器件防靜電放電失效設(shè)計(jì)。圖6.7是CMOS器件防靜電保護(hù)電路。以上防靜電保護(hù)電路中選用的元件一般要求具有高耐壓、大功耗和小動(dòng)態(tài)電阻，使之具有較強(qiáng)的抗靜電能力。同時(shí)，還要求具有較快的導(dǎo)通速度和小的等效電容，以減少保護(hù)電路對(duì)電路性能的影響。圖6.4 MOS器件場(chǎng)效應(yīng)管靜電保護(hù)電路圖6.5 MOS器件二極管防靜電保護(hù)電路（a） 保護(hù)電路；（b）結(jié)構(gòu)剖面圖；（c）等效電路圖6.6 雙極型器件靜電保護(hù)電路（a）限流電阻；（b）鉗位二極管（a） (b)圖6.7 CMOS器件防靜電保護(hù)電路（a）采用多晶硅電阻；（b）采用擴(kuò)散電阻4. 防熱載流子效應(yīng)設(shè)計(jì)防熱載流子效應(yīng)設(shè)計(jì)主要是采取減弱MO

24、S場(chǎng)效應(yīng)晶體管漏極附近電場(chǎng)強(qiáng)度的結(jié)構(gòu)，一般通過工藝來形成輕摻雜漏極（LDD）結(jié)構(gòu)。首先對(duì)產(chǎn)品硅柵極進(jìn)行掩膜形成n+區(qū)，再用化學(xué)氣相淀積（CVD）技術(shù)把氧化膜淀積在整個(gè)芯片上，再利用各向異性刻蝕在多晶硅柵極側(cè)面形成CVD氧化膜側(cè)壁。對(duì)這個(gè)側(cè)壁進(jìn)行掩膜，便形成高濃度區(qū)n+。由于在LDD結(jié)構(gòu)中n-、n+區(qū)是分別形成的，便于各區(qū)選取最佳濃度。這種工藝易于形成，重復(fù)性也好，是行之有效的辦法。圖6.8為L(zhǎng)DD結(jié)構(gòu)和普通結(jié)構(gòu)電場(chǎng)強(qiáng)度的比較。圖6.9和圖6.10分別為改進(jìn)的LDD結(jié)構(gòu)，即埋層LDD結(jié)構(gòu)（BLDD）和雙注入LDD結(jié)構(gòu)（DI-LDD）。圖6.8 LDD結(jié)構(gòu)和普通結(jié)構(gòu)電場(chǎng)強(qiáng)度的比較圖6.9 埋層LD

25、D結(jié)構(gòu)圖6.10 雙注入LDD結(jié)構(gòu)6.2.6 耐環(huán)境應(yīng)力設(shè)計(jì)技術(shù)1. 耐熱應(yīng)力設(shè)計(jì)(1)熱應(yīng)力引起半導(dǎo)體集成電路的失效熱應(yīng)力引起的失效可以分為兩種情況：由于高溫而引起的失效。高溫可能來自四周環(huán)境溫度升高，也可能來自電流密度提高造成的電熱效應(yīng)。溫度的升高不僅可以使器件的電參數(shù)發(fā)生漂移變化，如雙極器件的反向漏電流和電流增益上升,MOS器件的跨導(dǎo)下降,甚至可以使器件內(nèi)部的物理化學(xué)變化加速劣化，縮短器件壽命或使器件燒毀，如加速鋁的電遷移、引起開路或短路失效等。溫度劇烈變化引起的失效。溫度變化可以在具有不同的熱膨脹系數(shù)的材料內(nèi)形成不匹配應(yīng)力，造成芯片與管腳間的鍵合失效、管殼密封性失效和器件某些材料的熱疲

26、勞劣化。半導(dǎo)體集成電路集成度、功率密度的不斷提高和封裝管殼的不斷減少，使熱應(yīng)力引起的可靠性問題變得更加突出。（2）反映半導(dǎo)體集成電路熱性能的主要參數(shù)反映半導(dǎo)體集成電路熱性能的主要參數(shù)有兩個(gè)，即器件的最高允許結(jié)溫Tjm和熱阻RT。它們用來表征半導(dǎo)體集成電路的耐熱極限和散熱能力。半導(dǎo)體集成電路工作所消耗的功率會(huì)轉(zhuǎn)換成熱量，使電路的結(jié)溫上升。當(dāng)結(jié)溫高于環(huán)境溫度Ta時(shí)，熱量靠溫差形成的擴(kuò)散電流由芯片通過管殼向外散發(fā)，散發(fā)出的熱量隨溫差的增大而增加，當(dāng)結(jié)溫上升到耗散功率能全部變成散發(fā)熱量時(shí)，結(jié)溫不再上升，這時(shí)電路處于動(dòng)態(tài)熱平衡狀態(tài)。平衡時(shí)結(jié)溫的大小取決于耗散功率和電路的散熱能力，耗散功率越大或電路的散熱

27、能力越差，結(jié)溫就高；熱阻越大則表示散熱能力越差。（3）耐熱應(yīng)力設(shè)計(jì)的方法半導(dǎo)體集成電路的熱設(shè)計(jì)就是盡力防止器件出現(xiàn)過熱或溫度交變誘生失效，主要包括：管芯熱設(shè)計(jì)。主要通過版圖的合理布局使芯片表面溫度盡可能均勻分布，防止出現(xiàn)局部的過熱點(diǎn)。封裝鍵合熱設(shè)計(jì)。主要通過合理選擇封裝、鍵合和燒結(jié)材料，盡可能降低材料之間的熱不匹配性，防止出現(xiàn)過大的熱應(yīng)力。半導(dǎo)體集成電路常用材料的典型熱特性值見表6.1。管殼熱設(shè)計(jì)。應(yīng)著重考慮功率器件應(yīng)具有足夠大的散熱能力。對(duì)于耗散功率較大的集成電路，為了改善芯片與底座接觸良好，多采用芯片背面金屬化和選用絕緣性與導(dǎo)熱性好的氧化鈹陶瓷，以增加散熱能力。采用不同標(biāo)準(zhǔn)外殼封裝的半導(dǎo)體

28、集成電路熱阻的典型值見表6.2。為了使半導(dǎo)體集成電路能正常地、長(zhǎng)期可靠地工作，必須規(guī)定一個(gè)最高允許結(jié)溫Tjm。綜合各種因素，微電子器件的最大允許結(jié)溫為：塑料封裝硅器件一般為125150，金屬封裝硅器件一般為150175，鍺器件一般為7090。表6.1 微電子器件主要材料典型熱特性值分 類材 料熱膨脹系數(shù)(10-6/)彈性系數(shù)（104/mm2）熱導(dǎo)率(cal/cm.s.)芯 片Si4.20.651.690.41GaAs0.13介 質(zhì) 膜SiO20.60.90.70.010.02Si3N42.83.23.20.030.05互 連 線Al23.00.690.56鍵合引線Au14.20.830.76引

29、線框架Cu171.10.94柯閥合金4.41.40.395Mo5.20.37燒 結(jié)Au-Si共晶10130.710.770.68銀槳301000.020.04(630)10-4塑料樹脂熱硬化18700.150.161610-4環(huán)氧樹脂表6.2 采用不同標(biāo)準(zhǔn)管殼的集成電路熱阻典型值器件引出端數(shù)熱阻RTj(/W)扁平陶瓷雙列直插陶瓷雙列直插塑料81416241501201209013511010060150120118852. 耐機(jī)械應(yīng)力設(shè)計(jì)半導(dǎo)體集成電路在運(yùn)輸和使用現(xiàn)場(chǎng)中將受到各種形式機(jī)械環(huán)境因素的作用，其中最常見、影響最大的是振動(dòng)和沖擊。此外，離心、碰撞、跌落、失重、聲振等機(jī)械作用也會(huì)對(duì)半導(dǎo)體

30、集成電路施加不同程度的機(jī)械應(yīng)力。（1）振動(dòng)和沖擊對(duì)半導(dǎo)體集成電路性能的影響振動(dòng)的影響。振動(dòng)是周期性的施加大小交替的力。根據(jù)力的作用頻率不同，振動(dòng)可分為固定頻率、周期變頻和隨機(jī)性振動(dòng)等三種情況。通常遇到的振動(dòng)是在一定范圍內(nèi)的隨機(jī)振動(dòng)，隨機(jī)振動(dòng)實(shí)際可能達(dá)到010000Hz，電子產(chǎn)品受振動(dòng)影響的頻率范圍通常為202000Hz。一般認(rèn)為，低于20Hz或高于2000Hz頻率是安全的。半導(dǎo)體集成電路在機(jī)械振動(dòng)的反復(fù)作用下，機(jī)械構(gòu)件會(huì)產(chǎn)生疲勞損傷，使其結(jié)構(gòu)松動(dòng)，特別容易發(fā)生引線斷裂、開焊、局部氣密封接處出現(xiàn)裂縫等，輕則引起參數(shù)變化，重則造成失效。特別是，當(dāng)半導(dǎo)體集成電路本身的固有頻率在設(shè)備的振動(dòng)頻率譜范圍內(nèi)

31、時(shí)，會(huì)出現(xiàn)共振現(xiàn)象。共振將使半導(dǎo)體集成電路的引線疲勞，使參數(shù)發(fā)生不可逆的變化而失效。此外，過大的振幅可能使脆性材料斷裂，熱性材料變形，造成產(chǎn)品結(jié)構(gòu)嚴(yán)重?fù)p壞。沖擊的影響。沖擊是對(duì)產(chǎn)品施加突發(fā)性的力，其加速度很大，致使半導(dǎo)體集成電路在瞬間受到強(qiáng)烈的機(jī)械沖擊，可造成電路的機(jī)械結(jié)構(gòu)損壞，也可造成內(nèi)引線的鍵合點(diǎn)脫開或內(nèi)引線折斷而引起開路失效。此外，還會(huì)使芯片產(chǎn)生裂紋或與管座脫離。在各種環(huán)境條件下的沖擊加速度如表6.3所示。表6.3 各種環(huán)境條件下的沖擊加速度環(huán) 境 條 件 工 作 狀 態(tài) 加 速 度 （g）地 面汽車正常行駛中火車剎車或連接卡車碰撞裝甲車碰撞57304550200艦 載正常航行劇烈戰(zhàn)斗魚

32、雷、炸彈、火箭等爆炸造成的沖擊波很小數(shù)百g10005000（持續(xù)時(shí)間1ms以下）機(jī) 載正常情況非正常情況導(dǎo)彈發(fā)射時(shí)的有關(guān)部位4825305075導(dǎo)彈發(fā)射和爆炸導(dǎo)彈發(fā)射器分離時(shí)炮彈爆炸中心半徑內(nèi)炮彈發(fā)射時(shí)的沖擊加速度200（持續(xù)12ms）1000（持續(xù)0.10.2ms）15000（臨近引信處20000）（2）耐機(jī)械應(yīng)力可靠性設(shè)計(jì)方法使半導(dǎo)體集成電路的固有頻率移出振源和設(shè)備的振動(dòng)頻段。通常的設(shè)計(jì)是使固有頻率達(dá)到設(shè)備機(jī)柜固有頻率的兩倍以上。半導(dǎo)體集成電路的固有頻率計(jì)算十分復(fù)雜，可以參照元器件的計(jì)算公式來估算，也可以用模擬試驗(yàn)方法經(jīng)過試驗(yàn)來測(cè)定。對(duì)于雙端元器件的固有頻率(fo)可按下式進(jìn)行計(jì)算（臥式安

33、裝） （6.4）式中，E為彈性模量（dyn/cm3或Kg/cm2），可查機(jī)械手冊(cè)；L是元器件的引線長(zhǎng)度(cm)；J是彎曲慣性矩，對(duì)于園引線為D4/64，D為引線直徑(mm)；m是元器件的質(zhì)量(g)；g是重力加速度(g=980cm/s2)。半導(dǎo)體集成電路的工作環(huán)境有可能發(fā)生共振時(shí)，應(yīng)在設(shè)計(jì)時(shí)做出適當(dāng)?shù)募庸虦p振及隔離措施，并經(jīng)試驗(yàn)后采用。3. 耐輻射應(yīng)力設(shè)計(jì) 半導(dǎo)體集成電路在使用中會(huì)受到輻射應(yīng)力的作用，其中最常見的有中子輻射效應(yīng)、總電離輻射效應(yīng)、電磁脈沖燒毀、粒子輻照軟誤差失效等。（1）器件的選擇組成軍用半導(dǎo)體集成電路所用的器件，應(yīng)選擇抗輻射能力強(qiáng)的器件。在各種半導(dǎo)體器件中，NMOS器件的抗輻射能

34、力最差，一般在軍用半導(dǎo)體集成電路中選用較少，CMOS/SOS器件有很好的抗輻射能力，雙極型TTL器件和CMOS器件比較成熟，可靠性較高已廣泛地應(yīng)用于武器電子系統(tǒng)和其它抗輻射要求的電子系統(tǒng)中。對(duì)于各種器件組成的半導(dǎo)體集成電路，其加固與未加固的耐輻射能力見表6.4，供設(shè)計(jì)時(shí)參考。表6.4 各種半導(dǎo)體集成電路抗輻射能力的比較微電路名稱抗中子輻射能力（中子cm2）抗電離輻射能力（戈瑞（硅）/s）抗瞬時(shí)電離輻射能力（戈瑞（硅）/s）未加固加固未加固加固雙極邏輯電路11014105106108105106107雙極線性電路101210131032103105106108I2L(15)10131031041

35、04105107107108ECL11015105/106/CMOS/SOS11015110161102104105108109/CMOS110151102104105106107108NMOS11015110102103105/半導(dǎo)體集成電路的輻射損傷閾值一般要求達(dá)到：耐中子輻射能力 大于1014中子/cm2；耐電離輻射能力 11051106拉德（Si）；耐瞬時(shí)輻射能力 1109拉德(Si)。（2）雙極型半導(dǎo)體集成電路耐輻射加固措施采用介質(zhì)隔離。與pn結(jié)隔離相比。它可使電路的耐瞬間輻射能力提高一個(gè)數(shù)量級(jí)以上；平衡和補(bǔ)償光電流。一般采用摻金TTL工藝和肖特基鉗位TTL工藝（STTL）均有較好的

36、耐輻射能力；提高耐中子和電離輻射的能力，盡可能提高晶體管的電流增益；對(duì)高劑量率的光電流需加以限制；減小元器件的幾何尺寸，以相應(yīng)減小有源器件和寄生元件的尺寸；盡量提高半導(dǎo)體集成電路的工作速度。雙極型線性半導(dǎo)體集成電路，由于采用了橫向pnp晶體管，超增益晶體管和低的工作電流，對(duì)中子輻射和電離輻射的靈敏度都比較高，會(huì)引起各種運(yùn)算放大器參數(shù)的顯著變化，其輻射損傷的閾值低。雙極型器件加固工藝難度較大，常見的方法除了采用以上加固措施外，還應(yīng)對(duì)半導(dǎo)體集成電路各工藝（如氧化、退火和金屬化互連線沉積）的工藝條件實(shí)施精確控制，并努力做好表面鈍化膜，沉積的各種膜都必須使之結(jié)構(gòu)致密、完整。（3）CMOS半導(dǎo)體集成電路

37、的耐輻射加固措施軍用CMOS電路耐輻射加固設(shè)計(jì)的主要問題是電離輻射效應(yīng)。為了提高電離輻射損傷閾值，可采用下面一些加固工藝，使CMOS電路抗電離輻射損傷閥值提高一個(gè)數(shù)量級(jí)以上。采用低溫氧化工藝，如85HCl水蒸氣氧化、85下氮?dú)馔嘶鸬?，柵氧化層厚度可?0nm；p+區(qū)用離子注入，在85下退火；低溫?cái)U(kuò)散，n+區(qū)擴(kuò)散溫度可用950；用電子束蒸發(fā)鋁，蒸發(fā)源用氮化硼坩鍋。（4）封裝結(jié)構(gòu)及材料的選擇封裝材料、半導(dǎo)體集成電路芯片保護(hù)膜材料以及金屬化互連線材料，應(yīng)選擇有良好抗輻射性的材料。（5）線路設(shè)計(jì)中的耐輻射設(shè)計(jì)在線路設(shè)計(jì)上，要用限流電阻防止過大的瞬時(shí)過電流，可用反向二極管來抵銷部分光電流，還可以采用適當(dāng)

38、的退耦、旁路、濾波和反饋等措施來抵消輻射產(chǎn)生的不良影響。4. 耐軟誤差效應(yīng)設(shè)計(jì)（1）軟誤差在構(gòu)成半導(dǎo)體集成電路的材料中，特別是在封裝材料中，都會(huì)含有一定的放射性物質(zhì)，如鈾、釷等，這些放射性物質(zhì)所產(chǎn)生的射線照射到芯片表面，特別是照射到存貯器件上產(chǎn)生的最大能量為9MeV，平均為5MeV。當(dāng)粒子能量為5MeV時(shí)，約產(chǎn)生1.4106電子空穴對(duì)。以MOSRAM為例，這些電子空穴對(duì)在器件體內(nèi)以擴(kuò)散方式運(yùn)動(dòng)，空穴移向襯底，電子被貯存勢(shì)阱收集，從而使MOSRAM中存貯信息從“1”狀態(tài)轉(zhuǎn)變?yōu)椤?”，丟失了信息“1”。這就發(fā)生了暫時(shí)性的誤動(dòng)作，但在下次寫入時(shí)仍能正常工作。它在器件結(jié)構(gòu)上并不留下任何缺陷（硬錯(cuò)誤），

39、它也不是完全隨機(jī)地重復(fù)發(fā)生，所以把這種錯(cuò)誤動(dòng)作叫做軟錯(cuò)誤或軟錯(cuò)誤率(SER，Soft Error Rate)。各種材料中放射性元素含有量和射線流量率見表6.5。表6.5 各種材料中放射性元素含有量和射線流量率材料名稱U含有量（ppb）Th含有量(ppb)射線流量(個(gè)/cm2H)沉積用鉛24陶瓷（B公司）800900.07陶瓷（A公司）9805700.10硅（C公司）20200.002聚酰亞胺（D公司）0.40.2硅石（E公司）47011700.16硅石（F公司）150550.037注：射線流量率個(gè)/cm2.H是指每小時(shí)1cm2入射的射線數(shù)（2）控制軟誤差效應(yīng)的措施降低軟誤差效應(yīng)的方法主要有：設(shè)

40、法提高材料純度，杜絕射線發(fā)射源；芯片表面涂敷阻擋射線保護(hù)層；在器件設(shè)計(jì)方面應(yīng)考慮防止電子空穴對(duì)在有源區(qū)聚集；在電路和系統(tǒng)方面設(shè)法采用糾錯(cuò)電路。具體措施如下：用聚酸胺等有機(jī)高分子化合物覆蓋芯片表面，作為保護(hù)層減弱粒子射入芯片的能量；減少電子和空穴壽命，如用1016cm-2中子輻照，可使16K DRAM的軟誤差率改善50倍；采用抗噪聲能力強(qiáng)的電路，如折疊位線方式等；增加單位面積的電荷存貯容量，如采用介電常數(shù)大的材料；在器件襯底表面附近設(shè)置勢(shì)壘，防止電子或空穴擴(kuò)散到有源區(qū)域。如在表面下面形成高濃度P型埋層，增加直接位于存貯節(jié)點(diǎn)下面的P型摻雜濃度；減少位線電壓浮動(dòng)時(shí)間。5. 耐化學(xué)應(yīng)力與生物應(yīng)力設(shè)計(jì)半

41、導(dǎo)體集成電路產(chǎn)品有可能在比較惡劣的氣候環(huán)境中貯存、運(yùn)輸和使用。在氣候環(huán)境的諸因素中，潮濕、鹽霧和霉菌是最常遇到而且影響最明顯的破壞因素。它對(duì)半導(dǎo)體集成電路能起到加速化學(xué)腐蝕與生物腐蝕的作用。對(duì)這三方面的防護(hù)性設(shè)計(jì)通常稱為“三防”設(shè)計(jì)。（1）防潮設(shè)計(jì)潮濕氣候?qū)嶋H上是濕度和溫度形成的復(fù)雜環(huán)境。這種環(huán)境對(duì)電子產(chǎn)品的可靠性危害很大，必須從原材料選擇、結(jié)構(gòu)改進(jìn)和工藝等方面采用防潮措施：在滿足性能的前提下，盡量采用吸濕性小并在濕熱環(huán)境中性能穩(wěn)定的材料；當(dāng)設(shè)計(jì)兩種金屬材料直接接觸時(shí)，應(yīng)盡量選擇電極電位接近的材料，一般應(yīng)小于0.5eV，以防電化學(xué)腐蝕的產(chǎn)生。部分金屬的耐腐蝕性能見表6.6。對(duì)防潮性能要求較高的

42、器件應(yīng)設(shè)計(jì)密封外殼，內(nèi)部抽真空或充以保護(hù)氣體。表6.6 部分金屬的耐腐蝕性能類別材 料 名 稱耐 腐 蝕 性 能1奧氏體形不銹鋼（188型鎳鉻鋼）貴重金屬（金、鉑、銠、銫等）材料十分穩(wěn)定，不須任何保護(hù)層，可用于較嚴(yán)酷的大氣條件2鐵素體和馬氏體型不銹鋼（鉻73型不銹鋼）銅和銅合金純鋁、鋁鎂、鋁鎂硅等合金鈦鎳、銀、錫、鉛及其合金材料耐腐蝕好，在一般大氣條件（指不含工業(yè)污穢物和鹽霧的室內(nèi)外）不需要保護(hù)層，但在嚴(yán)酷大氣條件下需要加保護(hù)層3碳鋼、低合金鋼和灰鑄鐵等鋁硅、鋁鋼等合金鋅和鋅合金材料耐腐蝕性差，在一般大氣條件下要加保護(hù)層（2）防霉設(shè)計(jì)半導(dǎo)體集成電路使用的材料中如果含有霉菌生長(zhǎng)的營(yíng)養(yǎng)成分時(shí)，在潮

43、濕條件下會(huì)促進(jìn)霉菌生長(zhǎng)繁殖。器件表面長(zhǎng)霉后，會(huì)造成漏電，絕緣電阻下降。當(dāng)絕緣材料生霉達(dá)3級(jí)時(shí)，絕緣電阻下降100倍，抗電強(qiáng)度降低65。霉菌代謝物中的酸性物質(zhì)對(duì)器件的結(jié)構(gòu)材料具有腐蝕作用。進(jìn)行防霉設(shè)計(jì)時(shí)應(yīng)考慮以下三個(gè)方面：防霉設(shè)計(jì)要與防潮設(shè)計(jì)結(jié)合考慮，如優(yōu)選三防涂料（見表6.7）；盡量選用防霉性能良好的材料；設(shè)計(jì)良好的防霉使用環(huán)境，應(yīng)盡量控制溫度、濕度，并保持空氣流通，必要時(shí)定期用紫外線消毒。（3）防鹽霧設(shè)計(jì)海浪拍擊碎石而飛濺的水沫構(gòu)成霧狀進(jìn)入空氣，這種懸浮在空氣中的氣化霧狀微粒稱為鹽霧。它可以隨風(fēng)飄入沿海地區(qū)，其主要成分為NaCl（占77.8%）,其余為MgCl2（占10.9%）、MgCO3、

44、CaSO4等。鹽霧在物體表面并溶于水中，在一般的溫度下就能對(duì)半導(dǎo)體集成電路材料、結(jié)構(gòu)件等產(chǎn)生腐蝕作用，使表面、接點(diǎn)處變糙而降低可靠性。防鹽霧設(shè)計(jì)技術(shù)要求如下：必須使半導(dǎo)體集成電路同鹽霧環(huán)境隔離開來，一般采用加密封裝/罐裝或涂復(fù)等辦法；在半導(dǎo)體集成電路表面上形成金屬保護(hù)鍍層，可采用電鍍、熱浸、化學(xué)和電化學(xué)等方法涂敷。鍍層厚度有一定要求，但并非越厚越好，推薦的防護(hù)鍍層的厚度見表6.8。表6.9為電鍍和化學(xué)涂覆層的特性和用途。表6.7 三防優(yōu)選涂料名稱性能特點(diǎn)與用途鋅黃過氯乙烯氯化橡膠 底漆具有良好的耐濕熱、耐鹽霧、耐人工海水及蒸餾水等性能。與鋼、鋁合金、鎂合金有良好的附著力，適用于濕熱環(huán)境及海洋性

45、氣候條件。過氯乙烯氯化橡膠三防 清漆具有良好的防霉（0級(jí)）、耐濕熱、耐鹽霧、耐人工海水的性能，有一定的耐化學(xué)腐蝕性能，并有良好的機(jī)械性能，適用于濕熱、海洋性氣候及高濕隔離熱涂層表面防護(hù)。各色過氯乙烯氯化橡膠 三防磁漆具良好的防霉（0級(jí)）、耐濕熱、耐鹽霧、耐人工海水的性能，有一定的耐化學(xué)腐蝕性能。適用于濕熱、海洋氣候條件的鋼、鋁合金、鎂合金表面涂覆。各種丙烯酸磁漆有較好的三防性能。漆膜光亮、保光、保色性好。適用于儀器、儀表的金屬表面裝飾防護(hù)。電機(jī)灰聚氯酯漆有較好的三防性能及優(yōu)良的耐磨性能，與金屬材料、塑料有良好的附著力，可用作三防電機(jī)、電器保護(hù)裝飾涂料。有機(jī)硅改性聚氨酯三防涂料有良好的三防性能和

46、絕緣性能，適用于電子、電器等的金屬印制電路板，元器件的三防處理。.聚氨酯清漆有良好的三防性能和絕緣性能，工藝性能好、價(jià)格低廉、適用于印制電路板、元器件的三防處理。表6.8 推薦的防護(hù)鍍層厚度基材鍍層推薦厚度(m)材料名 稱氣候環(huán)境嚴(yán)重度I（腐蝕重）氣候環(huán)境嚴(yán)重度II（腐蝕中）氣候環(huán)境嚴(yán)重度III（腐蝕輕）氣候環(huán)境嚴(yán)重度IV（一般海洋）銅及銅合金鎳單層暗鎳單層亮鎳化學(xué)鍍鎳2025202515201520152071071071035202520251520鉻多層亮鉻多層暗鉻Ni 2025Cr 0.31Ni 2025Cr 0.31Ni 1520Cr 0.31Ni 1520Cr 0.31Ni 710Cr 0.31Ni 710Cr 0.31Ni 2025Cr 0.31Ni 2025Cr 0.31銀亮 鍍 銀鍍銀層無光黑 化1520152015201520710710金鍍金Ag 23Au 57Ag 23Au 23Ag 12Au 12Ag 23Au 57錫參照鋼鐵鍍層鋼鐵鋅鍍 暗 鋅鍍鋅彩紅色鈍 化鍍鋅軍綠色鈍 化3035303530351520152030357117101520303530353035鎘鍍 暗 鎘鍍 彩虹 鎘鈍 化253025301520152071071030402530銅鍍 銅鍍 黃 銅2530預(yù)鍍Cu Cr Ni 1520C