1、2020年7月31日星期五，第10章可編程邏輯器件，第1，10章可編程邏輯器件，1，概念，2，開發(fā)環(huán)境，3，開發(fā)過程，10.2 PLD的基本結(jié)構(gòu)，1，PLD實現(xiàn)各種邏輯功能的依據(jù)，2，2第10章程序10.3PLD的顯示方法、1、緩沖電路、2、與門或門連接顯示、3、多路復(fù)用器、10.4 PLD的分類、1、集成度、2、編程方法、2020二、PLA應(yīng)用、10.6可編程陣列邏輯(PAL ) 寄存器輸出結(jié)構(gòu)，四，異或輸出結(jié)構(gòu)，2020年7月31日星期五，第10章可編程邏輯設(shè)備1.OLMC的結(jié)構(gòu)，2.GAL16V8的結(jié)構(gòu)控制字，3.OLMC的配置，3，GAL16V8的行地址結(jié)構(gòu)，4，GAL應(yīng)用例，作業(yè)，2

2、020 第10章可編程邏輯設(shè)備，ASIC :應(yīng)用程序規(guī)范集成電路dcircuit； 電子設(shè)計自動化(EDA )工具：CAD 3360計算機輔助設(shè)計； CAA :計算機輔助分析； cat :計算機輔助測試；10.1 PLD概述、節(jié)目錄、標(biāo)題區(qū)域、2020年7月31日星期五、第10章可編程邏輯設(shè)備、6、2、開發(fā)環(huán)境、1.PLD開發(fā)軟件前代、lattice ISP sy nario系統(tǒng)(美國ddd、altera max plem ISP設(shè)計專家、Quartus II、ISE9.X、節(jié)目錄、標(biāo)題區(qū)、2020年7月31日周五、第十章可編程邏輯設(shè)備、7、3、開發(fā)過程、輸入圖形。 將正在設(shè)置的設(shè)備替換為軟件

3、中的各種設(shè)備模型，用算法模擬電路的功能和性能，用編程箱將上述步驟的目標(biāo)文件寫入實際的PLD芯片，完成內(nèi)部資源的相互連接和管腳的分配等，節(jié)目錄2020年7月31日星期五，第10章可編程邏輯頭區(qū)域，1 .組合電路，2 .定時電路，一般邏輯和式，組合電路，觸發(fā)器(存儲器)，由于用門電路實現(xiàn)，所以在PLD內(nèi)包含門電路和觸發(fā)器或者存儲器內(nèi)存可以實現(xiàn)圖10.2.1基于and陣列結(jié)構(gòu)的PLD的整體結(jié)構(gòu)、節(jié)目錄、標(biāo)題區(qū)域、2020年7月31日星期五、第10章可編程邏輯器件、10、3、基于查找表結(jié)構(gòu)的PLD、查找表、內(nèi)存電路10.3 PLD的顯示方法，一、緩沖電路和連接顯示、二、and門、or門、節(jié)目錄、標(biāo)題區(qū)

4、、2020年7月31日星期五、第10章可編程邏輯器件、12、10.3 PLD的分類、一、按集成度分類的高密度可編程邏輯GAL，CPLD，F(xiàn)PGA，節(jié)目錄，標(biāo)題區(qū)域，2020年7月31日星期五，第10章可編程邏輯設(shè)備，13，1 .低密度可編程邏輯設(shè)備EPROM，EEPROM，(2) PLA (可編程日志) 由于資源利用率低而被淘汰。 (3) pal (可編程陣列邏輯)，20世紀(jì)70年代末?？膳c陣列編程，輸出結(jié)構(gòu)固定。 (4) gal (通用陣列邏輯)，20世紀(jì)80年代初。在PAL的基礎(chǔ)上發(fā)展起來，大部分都可以與陣列和輸出單元編程，使用方便。節(jié)目錄、標(biāo)題區(qū)、2020年7月31日星期五、第10章可編

5、程邏輯設(shè)備、14、表10.4.1 LDPLD的分類和結(jié)構(gòu)、節(jié)目錄、標(biāo)題區(qū)、2020年7月31日星期五、第10章可編程邏輯設(shè)備、15 1980年代FPGA (fieldprogrammablegatearray )、節(jié)目錄、標(biāo)題區(qū)域、兩者的差異、2020年7月31日星期五、第10章可編程邏輯設(shè)備、16、2、按編程方法分類的保險絲、反保險絲過程。EPROM進(jìn)程擦除時間20min，數(shù)十次。 E2PROM、閃存進(jìn)程擦除時間10ms、數(shù)千次。節(jié)目錄、標(biāo)題區(qū)域、2020年7月31日星期五、第10章可編程邏輯器件、17、10.5可編程邏輯陣列(PLA )、一、PLA基本結(jié)構(gòu)、圖10.5.1 PLA的基本結(jié)構(gòu)

6、、節(jié)目錄、標(biāo)題、卡諾圖法簡化、節(jié)目錄、標(biāo)題區(qū)、2020年7月31日星期五、第10章可編程邏輯設(shè)備、19、圖10.5.2組合函數(shù)的設(shè)置修訂、1、節(jié)目錄、標(biāo)題區(qū)、2020年7月31日星期五、第10章可編程邏輯由PLA實現(xiàn)、 標(biāo)題區(qū)、標(biāo)題區(qū)、標(biāo)題區(qū)、標(biāo)題區(qū)、標(biāo)題區(qū)、標(biāo)題區(qū)、標(biāo)題區(qū)、標(biāo)題區(qū)。 第十章可編程邏輯器件，21，10.6可編程陣列邏輯(PAL )，一，專用輸出結(jié)構(gòu)，節(jié)目錄，標(biāo)題區(qū)，二，可編程輸入輸出結(jié)構(gòu)，三，寄存器輸出結(jié)構(gòu)，四，異或輸出結(jié)構(gòu)，2020年7第十章可編程電子設(shè)備工程聯(lián)合會(jointelectrondeviceengineeringcouncil )制定了PLD數(shù)據(jù)交換的標(biāo)準(zhǔn)JED

7、EC格式文件，在PLD設(shè)備編程時加以了限制。 必須遵守的是，在2020年，燒掉PLD設(shè)備中的一些編程點并保留一些編程點，以便編程后的設(shè)備能夠完成特定的邏輯功能，這是創(chuàng)建PLD文件。 第10章可編程邏輯設(shè)備、24、JEDEC文件的格式用和矩陣表示PLD的編程點，表示編程連接，表示不連接。 例如，對于陣列，P5不希望輸出o始終為1，分析：2020年7月31日星期五，第10章可編程邏輯設(shè)備，25，管腳和命名圖，2020年7月31日星期五，第10章可編程邏輯設(shè)備選擇“邏輯同步”(Logic Synthesis )，然后選擇適當(dāng)?shù)倪壿嫼喕?，并使用擬合和啟發(fā)式規(guī)則在一個或多個設(shè)備(即，多設(shè)備分區(qū))中選擇一

8、個一個設(shè)計可以分成同一系列的多個設(shè)備，這個自動試點可以使修訂者從復(fù)雜的布局布線中解放出來。2020年7月31日星期五，第10章可編程邏輯器件，27，邏輯特性(功能)模擬(Functional Simulation )，使用網(wǎng)格文件功能模擬一個設(shè)置修訂。 詳細(xì)檢查“計時分析”(Timing Analysis )和延遲情況。 通過修正從設(shè)定修正中點到點的延遲時間，可以決定元件引腳所要求的上升沿和保持時間，估計最大時鐘頻率等。 “時延特性模擬”(Timing Simulation )使用網(wǎng)格表文件對一個設(shè)置修訂進(jìn)行時延特性模擬。 2020年7月31日星期五，第10章可編程邏輯器件，28，網(wǎng)表文件包括

9、集成的結(jié)構(gòu)功能信息和定時信息。 編程文件包括：編程器目標(biāo)文件(.POF )、SRAM目標(biāo)文件(.SOF )、JEDEC文件(.JED )、十六進(jìn)制(英特爾格式)、taax文件，2020年7月31日星期五，第10章編程40針插座、電源指示燈、通信端口、圖10.1.2 SuperPro Z可編程控制器的外觀、2020年7月31日星期五、第10章可編程、固定連接、編程連接、切斷、2020年7月31日星期五、第10章可編程圖10.3.2 PLD中的and門、or門顯示、傳統(tǒng)顯示法、PLD顯示法、and門、a、b、c、d、C0、f、C1、2020年7月31日星期五、第10章可編程邏輯器件、33、(1)邏

10、輯單元FPGA邏輯單元較小(輸入變量通常為48個，輸出為12個)，邏輯功能較弱，為了實現(xiàn)更復(fù)雜的功能，需要組合幾個單元來完成。 2020年7月31日星期五，第10章可編程邏輯器件，34，(2)邏輯單元間的互連，CPLD :總線上的任何一對輸入端子和輸出端子之間的延遲相等并且可預(yù)測。 FPGA :分散型，其特點是互連方式多，有通用互連、直接互連、長線等方式。 實現(xiàn)相同功能可能有不同的方案，其延遲是不同的。 另外一般來說比CPLD還要大。2020年7月31日星期五、第10章可編程邏輯設(shè)備、35、集中式互連、分布式互連、2020年7月31日星期五、第10章可編程邏輯設(shè)備、36、(3)編程流程、CPLD :常規(guī)CPLD 2020年7月31日星期五，第10章可編程邏輯器件，37，圖10.4.2連接點為保險絲，圖10.4.3連接點為SIMOS場效應(yīng)晶體管，圖10.4.4連接點為Flotox場效應(yīng)晶體管，2000輸入電路2020年7月31日星期五，第10章可編程邏輯設(shè)備，39，圖10.6.2專