1、微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設計,第二章 計算機系統(tǒng)的結(jié)構(gòu)組成與工作原理,2.1 計算機系統(tǒng)的基本結(jié)構(gòu)與組成 層次模型 Hiberarchy 結(jié)構(gòu)Architecture、組成Organization與實現(xiàn)Realization 2.2 計算機系統(tǒng)的工作原理 馮諾依曼計算機架構(gòu) 模型機：系統(tǒng)結(jié)構(gòu)、指令集、工作流程 2.3 微處理器體系結(jié)構(gòu)的改革 改進：指令集(RISC/CISC)、分層存儲器 、高速總線/接口 改變：流水線、超標量、超長指令字、多機/核、多線程 2.4 計算機體系結(jié)構(gòu)分類 2.5 計算機性能評測Performance 字長、存儲容量、運算速度,并行技術(shù),2020/7/31,2,

2、/ 50,Flynn,第二章 習題,作業(yè)：26、14、15 思考：1、713,2020/7/31,3/32,2020/7/31,3,/ 50,第 二 章 結(jié) 束,計算機系統(tǒng)的層次結(jié)構(gòu),（a）圖自下而上反映了系統(tǒng)逐級生成的過程，自上而下反映了系統(tǒng)求解問題的過程； 軟硬件的邏輯等價性可以表現(xiàn)為：硬件軟化（如RISC思想）、軟件硬化（如CISC思想）、固件化（如微程序） ； （b）圖中的虛擬機：與某種特殊編程語言對應的假想硬件機器,微體系結(jié)構(gòu)層 （微程序或硬連邏輯）,操作系統(tǒng)層,語言處理層（解釋、編譯）,用戶程序?qū)樱ㄕZ言編程）,系統(tǒng)分析層（數(shù)學模型、算法）,硬核級,數(shù)字邏輯層（硬件）,指令系統(tǒng)層（機

3、器語言指令）,應用語言虛擬機,高級語言虛擬機,匯編語言虛擬機,操作系統(tǒng)虛擬機,機器語言級,微程序級,寄存器級（硬件）,硬件系統(tǒng)：異常處理機構(gòu)、指令系統(tǒng)、CPU、存儲器、I/O及通信子系統(tǒng),系統(tǒng)軟件：操作系統(tǒng)、編譯器、數(shù)據(jù)庫管理系統(tǒng)、Web瀏覽器、設備驅(qū)動、中斷服務程序,應用軟件,體系結(jié)構(gòu)、組成與實現(xiàn),體系結(jié)構(gòu)Architecture 程序員關心的計算機概念結(jié)構(gòu)與功能特性 如：確定指令集中是否有乘法指令； 計算機組成Organization 從硬件角度關注物理機器的組織（功能部件及互連） 如：乘法指令由專用乘法器還是用加法器實現(xiàn) 計算機實現(xiàn)Realization 底層的器件技術(shù)、微組裝技術(shù)、冷卻

4、技術(shù)等 如：加法器底層的物理器件類型及微組裝技術(shù),2020/7/31,6,/ 50,系列機:相同的體系結(jié)構(gòu)，不同的組成,計算機的體系結(jié)構(gòu),1946年，美國賓夕法尼亞大學莫爾學院的物理學博士Mauchley和電氣工程師Eckert領導的小組研制成功世界上第一臺數(shù)字式電子計算機ENIAC（十進制）。 著名的美籍匈牙利數(shù)學家Von Neumann參加了為改進ENIAC而舉行的一系列專家會議，研究了新型計算機的體系結(jié)構(gòu)。 1949年，英國劍橋大學的威爾克斯等人在EDSAC 機上實現(xiàn)了馮諾依曼模式。 直至今天馮諾依曼體系結(jié)構(gòu)依然是絕大多數(shù)數(shù)字計算機的基礎。,2020/7/31,7,/ 50,計算機的組成

5、（1）,功能部件,計算機的組成（2）,總線結(jié)構(gòu)部件的互聯(lián),2020/7/31,9,/ 50,計算機的組成（3）,同步數(shù)字系統(tǒng)數(shù)據(jù)的處理、傳輸與控制,2020/7/31,10,/ 50,計算機的實現(xiàn),半導體技術(shù) 制造技術(shù) 封裝技術(shù) 裝配技術(shù) 電源技術(shù) 冷卻技術(shù) ,2020/7/31,11,/ 50,體系結(jié)構(gòu)角度的多層結(jié)構(gòu),硬件向上提供的接口： 指令系統(tǒng) 異常事件 端口定義,2020/7/31,12,/ 50,組織角度的多層結(jié)構(gòu),13/32,2020/7/31,2020/7/31,13,/ 50,設計指令代碼； 產(chǎn)生控制信號； 數(shù)據(jù)的存儲；,算術(shù)、邏輯操作功能部件， 寄存器,解釋指令； 產(chǎn)生控制信

6、號； 管理執(zhí)行順序,馮諾依曼體系結(jié)構(gòu),硬件組成 五大部分 運算器、存儲器、控制器、輸入設備、輸出設備 以存儲器為中心 信息表示：二進制 計算機內(nèi)部的控制信息和數(shù)據(jù)信息均采用二進制表示，并存放在同一個存儲器中。 工作原理：存儲程序/指令(控制)驅(qū)動 編制好的程序(包括指令和數(shù)據(jù))預先經(jīng)由輸入設備輸入并保存在存儲器中； 計算機開始工作后，在不需要人工干預的情況下由控制器自動、高速地依次從存儲器中取出指令并加以執(zhí)行。,模型機體系結(jié)構(gòu),基于總線的馮諾依曼架構(gòu)模型機 總線子系統(tǒng)：作為公共通道連接各子部件，用于實現(xiàn)各部件之間的數(shù)據(jù)、信息等的傳輸和交換 存儲器子系統(tǒng)：用來存放當前的運行程序和數(shù)據(jù) 輸入輸出子

7、系統(tǒng)：用于完成計算機與外部的信息交換 CPU子系統(tǒng)：集成了運算器、控制器和寄存器的超大規(guī)模集成電路芯片(VLSI),2020/7/31,15,/ 50,共享的信息傳輸通路,模型機總線結(jié)構(gòu),按傳輸信息的不同，可將總線分為數(shù)據(jù)總線DB、地址總線AB和控制總線CB三類： 地址總線通常是單向的，由主設備(如CPU)發(fā)出，用于選擇讀寫對象(如某個特定的存儲單元或外部設備)； 數(shù)據(jù)總線用于數(shù)據(jù)交換，通常是雙向的； 控制總線包括真正的控制信號線(如讀/寫信號)和一些狀態(tài)信號線(如是否已將數(shù)據(jù)送上總線)，用于實現(xiàn)對設備的監(jiān)視和控制。,CPU,RAM,ROM,I/O接口,外設,AB,DB,CB,2020/7/3

8、1,16,/ 50,模型機內(nèi)存儲器,存儲器組織由許多字節(jié)單元組成，每個單元都有一個唯一的編號（存儲單元地址），保存的信息稱為存儲單元內(nèi)容。 訪問(讀或?qū)?存儲單元 ：存儲單元地址經(jīng)地址譯碼后產(chǎn)生相應的選通信號，同時在控制信號的作用下讀出存儲單元內(nèi)容到數(shù)據(jù)緩沖器，或?qū)?shù)據(jù)緩沖器中的內(nèi)容寫入選定的單元。,程序和數(shù)據(jù)（程序執(zhí)行時產(chǎn)生的或者變量、靜態(tài)數(shù)據(jù)等）分段存放,通用寄存器組 堆棧指針SP 程序計數(shù)器PC,微 操 作 控 制 電 路,控制總線CB,地址總線AB,數(shù)據(jù)總線DB,運算器,寄存器組,控制器,模型機CPU子系統(tǒng),2020/7/31,18,/ 50,模型機指令系統(tǒng),指令是發(fā)送到CPU的命令，

9、指示CPU執(zhí)行一個特定的處理，如從存儲器取數(shù)據(jù)、對數(shù)據(jù)進行邏輯運算等。CPU可以處理的全部指令集合稱為指令集(Instruction Set)。指令集結(jié)構(gòu)(ISA，Instruction Set Architecture) 是體系結(jié)構(gòu)的主要內(nèi)容之一，對CPU的基本組織會產(chǎn)生非常大的影響。ISA功能設計實際就是確定軟硬件的功能分配。 指令通常包含操作碼和操作數(shù)兩部分。操作碼指明要完成操作的性質(zhì)，如加、減、乘、除、數(shù)據(jù)傳送、移位等；操作數(shù)指明參加上述規(guī)定操作的數(shù)據(jù)或數(shù)據(jù)所存放的地址。,模型機常用匯編指令,模型機工作原理,計算機的工作本質(zhì)上就是執(zhí)行程序的過程。 順序執(zhí)行:一個具有獨立功能的程序獨占處

10、理機直至最終結(jié)果。 非順序執(zhí)行 轉(zhuǎn)移（jump）：執(zhí)行條件/無條件轉(zhuǎn)移指令，不返回 過程（procedure）調(diào)用：主程序調(diào)用子程序后返回斷點 中斷（interrupt）：外界突發(fā)事件處理完后返回斷點 異常（ exception）： 程序本身產(chǎn)生的某些例外處理完后重新執(zhí)行 陷阱(trap) ： 程序本身產(chǎn)生某些例外條件處理完后返回斷點,2020/7/31,21,/ 50,每條指令執(zhí)行的基本過程可以分為取指令(fetch)、分析指令(decode)和執(zhí)行指令(execute)三個階段。,程序的執(zhí)行過程,取指令、分析指令、執(zhí)行指令,AB,DB,地址譯碼,讀控制,MOV 5CH, R1 ADD R1

11、, 2EH, R2,1,2020/7/31,22,/ 50,R1(5CH),R2(8AH),對馮諾依曼體系結(jié)構(gòu)的改進,改進 CPU指令集 存儲器子系統(tǒng) 輸入/輸出子系統(tǒng) 改變 改變串行執(zhí)行模式，發(fā)展并行技術(shù)； 改變控制方式，發(fā)展數(shù)據(jù)、需求、模式等其它驅(qū)動方式；,3-6章重點,指令功能、指令格式、尋址方式,分層結(jié)構(gòu),高速總線+多種接口方式,馮諾依曼型計算機的本質(zhì)特點也造成了其瓶頸： 指令執(zhí)行的串行性 存儲器讀取的串行性,不同的指令集設計策略：CISC與RISC,CISC（Complex Instruction Set Computer，復雜指令集計算機） 不斷增強指令的功能以及設置更復雜的新指令

12、取代原先由程序段完成的功能，從而實現(xiàn)軟件功能的硬化。 RISC（Reduced Instruction Set Computer，精簡指令集計算機） 通過減少指令種類和簡化指令功能來降低硬件設計復雜度，從而提高指令的執(zhí)行速度。,現(xiàn)代計算機：RISC+CISC,2020/7/31,24,/ 50,2020/7/31,25,/ 50,CISC的特點及設計思想,美國加州大學Berkeley分校的研究結(jié)果表明： 許多復雜指令很少被使用，“2-8原則” 控制器硬件復雜（指令多， 且具有不定長格式和復雜的 數(shù)據(jù)類型），占用了大量芯 片面積，且容易出錯； 指令操作繁雜，速度慢； 指令規(guī)整性不好，不利于 采用

13、流水線技術(shù)提高性能。,2020/7/31,26,/ 50,RISC的特點及設計思想,RISC機的設計應當遵循以下五個原則： 指令條數(shù)少，格式簡單，易于譯碼； 提供足夠的寄存器，只允許load和store指令訪問內(nèi)存； 指令由硬件直接執(zhí)行， 在單個周期內(nèi)完成； 充分利用流水線； 依賴優(yōu)化編譯器的作用； 尋址方式簡單,CISC與RISC的數(shù)據(jù)流,2020-7-31,27/86,2020/7/31,27,/ 50,分層的存儲子系統(tǒng),設計目標：整個存儲系統(tǒng)速度接近M1而價格和容量接近Mn,2020/7/31,28,/ 50,對存儲系統(tǒng)的期望？,容量大、速度快、價格合理,解決之道：,把不同的存儲設備按層

14、次結(jié)構(gòu)組織起來,其他改善存儲器帶寬的方法,并行存儲器,雙端口存儲器,哈佛體系結(jié)構(gòu),2020/7/31,29,/ 50,2020/7/31,30,/ 50,現(xiàn)代高速總線,高速并行總線,高速總線串行化,多級總線結(jié)構(gòu),北橋,南橋,前端總線Front Side Bus,輸入/輸出管理方式,2020/7/31,32,/ 50,計算機體系結(jié)構(gòu)的演進：并行處理技術(shù),指令級并行技術(shù)ISP 流水線、超標量、超長指令字 系統(tǒng)級并行技術(shù)SLP 多處理器（多機/多核）、多磁盤 線程級并行技術(shù)TLP 同時多線程SMT 電路級并行技術(shù)CLP 組相聯(lián)cache、先行進位加法器,并行處理技術(shù)實現(xiàn)多個處理器或處理器模塊的并行性

15、，其基本思想包括時間重疊（time interleaving）、資源重復（resource replicaiton）和資源共享（resource sharing）。,流水線技術(shù),可通過分割邏輯，插入緩沖寄存器（流水線Reg）來構(gòu)建,2020/7/31,34,/ 50,非流水邏輯,流水邏輯,功能分割,保存流水段數(shù)據(jù),指令的硬件實現(xiàn),指令時空圖,順序執(zhí)行,4級流水線執(zhí)行,流水線滿載,2020/7/31,35,/ 50,時間重疊，性能提高！,更細的流水線,取指（FI） 指令譯碼（DI） 計算操作數(shù)地址（CO） 取操作數(shù)（FO） 執(zhí)行指令（EI） 寫操作數(shù)（WO）,36/86,2020/7/31,36

16、,/ 50,流水線CPU的特點,優(yōu)點： 通過指令級并行來提高性能。 缺點： 增加了硬件成本。 流水寄存器會引入延遲和時鐘偏移，這些額外開銷會使每條指令的執(zhí)行時間有所增加，同時限制了流水線的深度。 流水線中各段的操作存在關聯(lián)（dependence）時可能會引起流水線中斷，從而影響流水線的性能和效率。,2020-7-31,37/86,2020/7/31,37,/ 50,加快指令的執(zhí)行,插入了流水寄存器及相關控制邏輯,流水線沖突,理想流水線的性能：每個時鐘周期完成一條指令 實際流水機器中可能存在冒險(hazard)導致停頓： 數(shù)據(jù)沖突（如后面的計算要用到前面的結(jié)果） 定向技術(shù)可將結(jié)果數(shù)據(jù)從其產(chǎn)生的地

17、方直接傳送到所有需要它的功能部件 編譯器可利用流水線調(diào)度（scheduling）技術(shù)來重新組織指令順序 結(jié)構(gòu)沖突（硬件資源不夠） 增加額外的同類型資源 改變資源的設計使其能被同時使用 控制沖突（分支等跳轉(zhuǎn)指令引起 ） 可采用分支預測及預測執(zhí)行技術(shù)最大限度地使處理器各部分保持運行狀態(tài)。,多端口的寄存器堆,哈佛結(jié)構(gòu)存儲器、超標量,2020/7/31,38,/ 50,流水線數(shù)據(jù)沖突及解決方案,2020/7/31,39,/ 50,亂序執(zhí)行,定向技術(shù),流水線結(jié)構(gòu)沖突,例如，訪存沖突只有一個存儲器，若不同指令的訪存操作在流水線的不同部件里同時發(fā)生，則產(chǎn)生結(jié)構(gòu)沖突。,超標量CPU的體系結(jié)構(gòu),超標量技術(shù)：可在

18、一個時鐘周期內(nèi)對多條指令進行并行處理，使CPI小于1； 特點：處理器中有兩個或兩個以上的相同的功能部件； 要求操作數(shù)之間必須沒有相關性；,整數(shù)指令,浮點指令,2020/7/31,41,/ 50,超標量流水線,有5個執(zhí)行單元的超標量流水線,有2套硬件的超標量流水線CPU,共用一個取指單元的5段雙流水線,2020/7/31,42,/ 50,?,超標量處理機一般概念性結(jié)構(gòu),instruction fetching 多個流水線讀取及轉(zhuǎn)移預測邏輯 instruction decoding 并行譯碼器，預譯碼技術(shù) instruction dispatching 動態(tài)規(guī)劃 instruction execu

19、tion 多個流水線功能單元 instruction completion 暫存結(jié)果數(shù)據(jù) instruction retiring 真正更新Reg和Mem中的結(jié)果數(shù)據(jù),超標量結(jié)構(gòu)機器的例子,兩條輸入流水線,三條執(zhí)行流水線,每個時鐘周期可從存儲器中獲取兩條指令,用于執(zhí)行不需要訪問存儲器的指令,可處理所有需要或不需要訪問存儲器的指令,可用于進行乘、除類較復雜的算術(shù)運算,決定應使用哪一條執(zhí)行流水線,2020/7/31,44,/ 50,2020/7/31,45,/ 50,超長指令字VLIW（Very Long Instruction Word）依靠編譯器在編譯時找出指令之間潛在的并行性，并通過指令調(diào)度

20、把可能出現(xiàn)的數(shù)據(jù)沖突減少到最小，最后把能并行執(zhí)行的多條指令組裝成一條很長的指令，然后由處理機中多個相互獨立的執(zhí)行部件分別執(zhí)行長指令中的一個操作，即相當于同時執(zhí)行多條指令。 VLIW處理機能否成功，很大程度上取決于代碼壓縮的效率，其編譯程序和體系結(jié)構(gòu)的 關系非常密切，缺乏對傳 統(tǒng)軟件和硬件的兼容，因 而不大適用一般應用領域。,VLIW處理機,2020/7/31,46,/ 50,多機并行系統(tǒng),大規(guī)模并行處理機（MPP）是一種價格昂貴的超級計算機，它由許多CPU通過高速專用互聯(lián)網(wǎng)絡連接。 機群（cluster）由多臺同構(gòu)或異構(gòu)的獨立計算機通過高性能網(wǎng)絡或局域網(wǎng)連在一起協(xié)同完成特定的并行計算任務。 刀

21、片（blade）通常指包含一個或多個CPU、內(nèi)存以及網(wǎng)絡接口的服務器主板。通常一個刀片柜共享其它外部I/O和電源，而輔助存儲器則有距離刀片柜較近的存儲服務器提供。 網(wǎng)格（Network）是一組由高速網(wǎng)絡連接的不同的計算機系統(tǒng)，可以相互合作也可獨立工作。網(wǎng)格計算機將接受中央服務器分配的任務，然后在不忙的時候（如晚上或周末）執(zhí)行這些任務。,2020/7/31,47,/ 50,多核處理器,資源重復,多線程技術(shù),單片多處理器(Chip MulitProcessor，CMP) 問題：晶體管數(shù)量、芯片面積及芯片發(fā)熱量 多線程處理器(Multithreaded Processor) 細粒度多線程(Fine-Grail Multithreading)在每個指令中切換線程，處理器必須能在每個時鐘周期切換線程。其優(yōu)點是可以隱藏停頓引起的吞吐量損失；缺點是單個線程處理速度變慢了。 粗粒度多線程(Coarse-