1、8. 半導體存儲器,8.1 復雜可編程邏輯器件(CPLD)簡介,8.2 現(xiàn)場可編程門陣列(FPGA),8.3 可編程邏輯器件開發(fā)過程簡介簡介,8.1 復雜可編程邏輯器件(CPLD)簡介,1. 邏輯塊,2. 可編程內(nèi)部連線,3. I/O單元,8.1 復雜可編程邏輯器件(CPLD)簡介,與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項和更多的宏單元；,每個塊之間可以使用可編程內(nèi)部連線(或者稱為可編程的開關(guān)矩陣)實現(xiàn)相互連接。,CPLD器件內(nèi)部含有多個邏輯塊，每個邏輯塊都相當于一個GAL器件;,1. 邏輯塊,邏輯塊是CPLD實現(xiàn)邏輯功能的核心模塊。,通用的CPLD器件邏輯塊的結(jié)構(gòu),

2、（1）可編程乘積項陣列,（2）乘積項分配和宏單元,GAL中的乘積項是固定的，對應一個宏單元。但邏輯塊中的乘積項可以編程，分配到不同的宏單元。靈活性大大提高。,CPLD中的宏單元與GAL中的類似。,2. 可編程內(nèi)部連線,可編程內(nèi)部連線的作用是實現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號到邏輯塊和I/O塊之間的連接。,連線區(qū)的可編程連接一般由E2CMOS管實現(xiàn)。,當E2CMOS管被編程為導通時，縱線和橫線連通；未被編程為截止時，兩線則不通。,I/O單元是CPLD外部封裝引腳和內(nèi)部邏輯間的接口。每個I/O單元對應一個封裝引腳，對I/O單元編程，可將引腳定義為輸入、輸出和雙向功能。,3.

3、I/O單元,數(shù)據(jù)選擇器提供OE號。 OE=1, I/O引腳為輸出,8.2 現(xiàn)場可編程門陣列(FPGA),8.2.1 FPGA實現(xiàn)邏輯功能的基本原理,8.2.2 FPGA結(jié)構(gòu)簡介,8.2現(xiàn)場可編程門陣列(FPGA),CPLD用可編程“與-或”陣列實現(xiàn)邏輯函數(shù)。編程基于E2PROM或快閃存儲器。,FPGA是用查找表(LUT)實現(xiàn)邏輯函數(shù)。復雜函數(shù)使用眾多的LUT和觸發(fā)器實現(xiàn)。編程基于SRAM。,8.2.1 FPGA實現(xiàn)邏輯功能的基本原理,LUT是FPGA實現(xiàn)邏輯函數(shù)的基本單元。2輸入LUT可實現(xiàn)任意2變量組合邏輯函數(shù)。,目前FPGA中的LUT大多是45個輸入，1個輸出。當變量數(shù)超過一個LUT的輸入

4、數(shù)時，需要將多個LUT擴展使用。,LUT擴展-用2輸入LUT實現(xiàn)函數(shù),F1=AB,F=F1+F2,在LUT的基礎上增加觸發(fā)器便可實現(xiàn)時序電路。,8.2.2 FPGA結(jié)構(gòu)簡介,FPGA包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程I/O模塊。,互聯(lián)開關(guān),1. 可編程邏輯塊,2位二進制狀態(tài)轉(zhuǎn)換表,用可編程邏輯塊實現(xiàn)2位二進制計數(shù)器。,2. I/O塊,將引腳編程為輸入、輸出和雙向功能。,3. 可編程連線資源,可編程開關(guān)實現(xiàn)邏輯塊與邏輯塊之間，邏輯塊與連線之間，邏輯塊與I/O之間等的連接。,縱橫交叉互聯(lián)開關(guān),兩種典型的互聯(lián)開關(guān)結(jié)構(gòu)如圖。,6路互聯(lián)開關(guān),8.3 可編程邏輯器件開發(fā)過程簡介,根據(jù)要求設計邏輯電

5、路,用原理圖或HDL描述輸入計算機,電路圖連線檢查。邏輯化簡、優(yōu)化,邏輯功能仿真。不滿足要求需重新設計,根據(jù)特定芯片，生成編程數(shù)據(jù),包含延時信息的時序仿真,將編程數(shù)據(jù)寫入芯片,可編程器件的一般開發(fā)過程,8.3 可編程邏輯器件開發(fā)過程簡介,CPLD采用CMOS E2PROM工藝制造，編程后，即使切斷電源，其邏輯也不會消失，且可以在系統(tǒng)編程（ISP特性）。 FPGA的LUT由數(shù)據(jù)選擇器和SRAM構(gòu)成，切斷電源后，其邏輯會消失。所以FPGA需要外部的PROM保存編程數(shù)據(jù)。每次通電，自動將PROM中的編程數(shù)據(jù)裝載到FPGA中。,為什么FPGA需要編程數(shù)據(jù)裝載？,計算機根據(jù)用戶編寫的源程序運行開發(fā)系統(tǒng)軟件，產(chǎn)生相應的編程數(shù)據(jù)和編程命令，通過五線編程電纜接口與芯片連接。,將電纜接到計算機的并行口（