1、1,第 12 章 組合邏輯電路,12.1 集成基本門電路,12.2 集成復合門電路,12.3 組合邏輯電路的分析,12.4 組合邏輯電路的設計,12.5 編碼器,12.6 譯碼器,* 12.7 通用陣列邏輯,下一章,上一章,返回主頁,大連理工大學電氣工程系,2,一、或門電路,12.1 集成基本門電路,0 1 1 1,0 0 0 1 1 0 1 1,真值表,FAB A0 = A A1 = 1 AA = A,或運算 （邏輯加）,或邏輯和或門,大連理工大學電氣工程系,3,信號輸入端,信號控制端,當 B = 0 時，F(xiàn) = A 門打開,當 B = 1 時，F(xiàn) = 1 門關(guān)閉,或門還可以起控制門的作用,

2、大連理工大學電氣工程系,4,信號輸入端,信號控制端,當 B = 0 時，F(xiàn) = A 門打開,當 B = 1 時，F(xiàn) = 1 門關(guān)閉,或門還可以起控制門的作用,大連理工大學電氣工程系,5,例12.1.1 下圖所示為一保險柜的防盜報警電路。 保險柜的兩層門上各裝有一個開關(guān)S1和S2。門關(guān)上時， 開關(guān)閉合。當任一層門打開時，報警燈亮，試說明該 電路的工作原理。,分析：開關(guān) S1 和 S2 任一個打開時，報警燈亮。,大連理工大學電氣工程系,6,二、 與門電路,FAB A 0 = 0 A 1 = A A A = A,0 0 0 1,0 0 0 1 1 0 1 1,真值表,與運算 （邏輯乘）,與邏輯和與門

3、,大連理工大學電氣工程系,7,當 B = 1 時，F(xiàn) = A 門打開,當 B = 0 時，F(xiàn) = 0 門關(guān)閉,信號輸入端,與門也可以起控制門的作用,信號控制端,大連理工大學電氣工程系,8,三、 非門電路,0 1,1 0,非運算 （邏輯非）,非邏輯和非門,大連理工大學電氣工程系,9,12.2 集成復合門電路,TTL 電路,CMOS 電路,CT1000 通用系列,CC0000 CC4000,CT2000 高速系列,CT4000 低功耗系列,CT3000,大連理工大學電氣工程系,10,一、 或非門電路,1 0 0 0,0 0 0 1 1 0 1 1,真值表,F,或非門,大連理工大學電氣工程系,11,

4、CMOS 或非門原理電路,A = 0，B = 0，F(xiàn) = 1,PMOS1 和 PMOS2 導通,NMOS1 和 NMOS2 截止,A = 0，B = 1，F(xiàn) = 0,PMOS1 和 NMOS2 導通,NMOS1 和 PMOS2 截止,A = 1，B = 0，F(xiàn) = 0,NMOS1 和 PMOS2 導通,PMOS1 和 NMOS2 截止,A = 1，B = 1，F(xiàn) = 0,PMOS1 和 PMOS2 導通,NMOS1 和 NMOS2 截止,CMOS 或非門,大連理工大學電氣工程系,12,二、 與非門電路,1 1 1 0,0 0 0 1 1 0 1 1,真值表,F,與非門,大連理工大學電氣工程系,

5、13,TTL 與非門原理電路,A = 0，B = 0， A = 0，B = 1， A = 1，B = 0，,F = 1,T1 處于飽和狀態(tài),T3 導通,T2 和 T4 處于截止狀態(tài),A = 1，B = 1，,T1 和 T3 處于截止狀態(tài),T2 和 T4 處于飽和導通,F = 0,TTL 與非門,大連理工大學電氣工程系,14,三、 三態(tài)與非門,邏輯符號,邏輯功能:,E = 0 F = Z,E = 1 F = Z,大連理工大學電氣工程系,15,例12.2.1 試利用與非門來組成非門、與門和或門。,(b) 與門,(c) 或門,(a) 非門,解：,大連理工大學電氣工程系,16,12.3 組合邏輯電路的

6、分析,一、組合邏輯電路,由輸入變量 (即 A 和 B ) 開始，逐級推導出 各個門電路的輸出，最好將結(jié)果標明在圖上。,二、 分析步驟,(2) 利用邏輯代數(shù)對輸出結(jié)果進行變換或化簡。,三、邏輯代數(shù)簡介,由門電路組成的邏輯電路叫組合邏輯電路。,邏輯變量只取 0、1 兩個值。,大連理工大學電氣工程系,17,自等律,A+ 0 = A A 1 = A,0-1律,A+ 1=1 A 0= 0,重疊律,A+ A = A A A = A,互補律,復原律,表12.3.1 邏輯代數(shù)的基本公式（1）,大連理工大學電氣工程系,18,交換律,結(jié)合律,分配律,吸收律,反演律 (摩根定律),A+B = B+A A B = B

7、 A,A+(B+C) = B+(C+A) = C+(A+B) A (B C) = B (C A)=C (A B),A+(B C) = (A+B) (A+C) A (B + C) = (A B) + (A C),A+(A B) = A A (A + B) = A,表12.3.1 邏輯代數(shù)的基本公式（2）,大連理工大學電氣工程系,19,0 0 0 1 1 0 1 1,異或門,=,例12.1 分析圖示邏輯電路的功能。,0 1 1 0,真值表,解：,大連理工大學電氣工程系,20,異或門,同或門,=,大連理工大學電氣工程系,21,或門,與門,非門,或非門,與非門,表12.3.3 常用門電路的邏輯符號和邏

8、輯表達式,F = AB,F = AB,大連理工大學電氣工程系,22,例12.3.1 分析圖示密碼鎖電路的密碼。,= 1 開鎖信號。,1 0 1 0 1,= 1 報警信號。,1 1 1 1 1,密碼為：1 0 1 0 1。,解：,大連理工大學電氣工程系,23,12.4 組合邏輯電路的設計,一、半加器,(1) 根據(jù)邏輯功能列出真值表,0 0 1 0 1 0 0 1,0 0 0 1 1 0 1 1,兩個一位 二進制數(shù),本位和,進位位,大連理工大學電氣工程系,24,(3) 根據(jù)邏輯表達式畫出邏輯電路,半加器,(2) 根據(jù)真值表寫出邏輯表達式 本位和 進位位 C = A B,= AB,大連理工大學電氣工

9、程系,25,二、 全加器,(1) 根據(jù)邏輯功能列出真值表,0 0 0 1 1 0 1 1,0 1 0 1 0 1 0 1,兩個 n 位二進 制數(shù)中的一位,本位和,進位位,0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1,AiBiCi1,AiBiCi1,(2) 根據(jù)真值表寫出邏輯表達式,大連理工大學電氣工程系,26,(3) 化簡或變換邏輯式,= （Ai Bi） Ci1,= ( Ai Bi ) Ci1 + AiBi,= Ai Bi Ci1,大連理工大學電氣工程系,27,(4) 根據(jù)邏輯表達式畫出邏輯電路,Fi = Ai Bi Ci1 Ci = （Ai Bi）Ci1 + AiBi,全加

10、器,全加器,大連理工大學電氣工程系,28,4 位全加器邏輯圖：,4 位全加器邏輯圖,大連理工大學電氣工程系,29,12.5 編碼器,控制信息,編碼器,二進制代碼,編碼器的分類,可實現(xiàn)編碼功能的組合邏輯電路。,普通編碼器,優(yōu)先編碼器,二進制編碼器,二-十進制編碼器,大連理工大學電氣工程系,30,一、普通編碼器,每次只允許輸入一個控制信息的編碼器。,1. 二進制編碼器,將輸入信號編成二進制代碼的電路。,大連理工大學電氣工程系,31,當 n = 2 時，即為 4 線2 線編碼器：,四個需要 編碼的信號,兩位二進制代碼,0 0 0 1 1 0 1 1,A0,A3,A1,A2,4 線-2 線編碼器,大連

11、理工大學電氣工程系,32,2. 二十進制編碼器（BCD 碼） 十進制數(shù) 0 9：0000 1001 （8421 BCD 碼） 例如十進制數(shù) 357 用二進制數(shù)表示為： 0011 0101 0111,鍵控二十進制編碼器:,輸入端：十個按鍵 A0 A9,輸出端：F1 F4,3,5,7,大連理工大學電氣工程系,33,表12.5.2 編碼器真值表,0 1 1 1 1 1 1 1 1 1,0 0 0 0,1 0 1 1 1 1 1 1 1 1,0 0 0 1,1 1 0 1 1 1 1 1 1 1,0 0 1 0,1 1 1 0 1 1 1 1 1 1,0 0 1 1,1 1 1 1 0 1 1 1 1

12、 1,0 1 0 0,1 1 1 1 1 0 1 1 1 1,0 1 0 1,1 1 1 1 1 1 0 1 1 1,0 1 1 0,1 1 1 1 1 1 1 0 1 1,0 1 1 1,1 1 1 1 1 1 1 1 0 1,1 0 0 0,1 1 1 1 1 1 1 1 1 0,1 0 0 1,編碼器表達式,大連理工大學電氣工程系,34,編碼器電路,大連理工大學電氣工程系,35,當有鍵按下時， S = 1 燈亮,當所有鍵未按下時，S = 0 燈不亮,區(qū)分：,當所有鍵都未按下時，輸出 0000,當 A0 鍵按下時，輸出 0000,大連理工大學電氣工程系,36,表12.5.2 優(yōu)先權(quán)編碼器真

13、值表,如果同時有多 個信號輸入， 輸出的是數(shù)碼 大的輸入信號 對應的代碼。,二、優(yōu)先權(quán)編碼器,1 1 1 1 1 1 1 1 1,1 1 1 1,0 1 1 1 1 1 1 1 1,1 1 1 0, 0 1 1 1 1 1 1 1,1 1 0 1, 0 1 1 1 1 1 1,1 1 0 0, 0 1 1 1 1 1,1 0 1 1, 0 1 1 1 1,1 0 1 0, 0 1 1 1,1 0 0 1, 0 1 1,1 0 0 0, 0 1,0 1 1 1, 0,0 1 1 0,大連理工大學電氣工程系,37,12.6 譯碼器,將具有特定含義的二進制代碼變換成一定,n 位二進制代碼輸入,2n

14、種狀態(tài),2n 種輸出,譯碼器,二進制數(shù)代碼,按其編碼時的原意翻譯成 對應的信號輸出,一、 二進制譯碼器,的輸出信號，以表示二進制代碼的原意，這一,實現(xiàn)譯碼功能的組合電路為譯碼器。,過程稱為譯碼。,大連理工大學電氣工程系,38,n = 2 時即為 2 線4 線譯碼器：,A2,A1,F1 F2 F3 F4,E,1,1,1, 0 0 0 1 1 0 1 1,低電平譯碼,功 能 表,1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0,=E+A1+A2,譯碼器電路,大連理工大學電氣工程系,39,二、 顯示譯碼器,1. 數(shù)碼顯示器,共 陽 極,共 陰 極,LED 顯示器的兩種接

15、法,大連理工大學電氣工程系,40,二、 顯示譯碼器,輸 入 輸 出,A4 A3 A2 A1 a b c d e f g,顯 示,0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1,表12.6.2 顯示譯碼器功能表,1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1,0 1 2 3 4 5 6 7 8 9,大連理工大學電氣工程系,41,顯示譯碼器的連接圖,顯示譯碼器,大連理工大學電氣工程系,42,* 12.7 通用陣列邏輯,PLD,與門陣列,或門陣列, 或門 實現(xiàn)或運算, 與門 實現(xiàn)與運算,與門和或門通常改用示意符號表示。,或門的示意畫法,大連理工大學電氣工程系,43,與門陣列和或門陣列,大連理工大學電