1引言移動用戶之間，或移動用戶與固定用戶之間進(jìn)行的通信被定義為移動通信。伴隨著科學(xué)技術(shù)的發(fā)展，社會的進(jìn)步，人們希望能隨時隨地、迅速可靠地與通信的另一方進(jìn)行信息交流。這就是我們要介紹的移動通信。這里所說的“信息交流”，不僅指的是談話的雙方，而且還包括其他數(shù)據(jù)，傳真和圖像通信服務(wù)。正是由于移動通信能讓人們隨時隨地、迅速可靠地與通信的另一半進(jìn)行信息交流，為人們更有效地利用時間提供了可能，因此移動通信技術(shù)伴隨著微電子技術(shù)，特別是集成電路、計算機(jī)技術(shù)和半導(dǎo)體技術(shù)的發(fā)展，而得到了迅猛的發(fā)展。促使移動通信在技術(shù)上和理論上向更高水平邁進(jìn)的是應(yīng)用領(lǐng)域的擴(kuò)大和對性能要求的提高。無線通信系統(tǒng)及其業(yè)務(wù)自從上世紀(jì)80年代以來，在第一代蜂窩移動電話系統(tǒng)投入使用后，就因此發(fā)生了深刻的變革。在90年代初推出第二代蜂窩和無繩電話系統(tǒng)后，數(shù)字調(diào)制得以廣泛應(yīng)用，為人們提供了更好的頻譜效率和語音質(zhì)量。但是，第二代系統(tǒng)仍然只對窄帶語音和數(shù)據(jù)服務(wù)。目前正在開發(fā)的第三代無線系統(tǒng)能提供更高的比特率，如衛(wèi)星用戶為96KB/秒，汽車用戶為144KB/S的，步行用戶為384KB/秒，室內(nèi)辦公環(huán)境為2048MB/秒。在任何環(huán)境中，系統(tǒng)都計劃能提供更好地滿足業(yè)務(wù)需求的供應(yīng)和質(zhì)量，并且提供訪問1GB/S的非對稱的寬帶無線接入服務(wù)。經(jīng)過進(jìn)一步的發(fā)展和演變，互聯(lián)網(wǎng)技術(shù)將與已經(jīng)實現(xiàn)的第四代移動通信技術(shù)相融合。并且無線數(shù)據(jù)傳輸速率將進(jìn)入2MBIT/S的未來，世界正在走向信息時代。未來的移動通信將提供無處不在的互聯(lián)網(wǎng)服務(wù)，為客戶提供全面，無縫的移動接入。移動通信技術(shù)以創(chuàng)新的速度令人目不暇接，它促進(jìn)了移動信息時代的發(fā)展，改善了人類社會活動的質(zhì)量。我們有理由相信，未來終將實現(xiàn)這樣一個愿景任何人在任何時間，任何地點，與其他人以任何方式進(jìn)行通信。2硬件模塊構(gòu)成21FPGA概述可編程邏輯器件（PROGRAMMABLELOGICDEVICE）是一種多功能類的半定制器件，通過對PLD器件進(jìn)行編程，就可以實現(xiàn)用戶所期望的邏輯功能。PLD和ASIC專用集成電路具有體積小，成本低，設(shè)計周期短，靈活性高的優(yōu)點，并且風(fēng)險較小?；谶@些優(yōu)點，它已經(jīng)得到了社會各界的廣泛關(guān)注。各個公司都在開發(fā)著與其相關(guān)的技術(shù)，現(xiàn)在的數(shù)字系統(tǒng)設(shè)計中最重要的硬件基礎(chǔ)即是可編程邏輯器件。FPGA與CPLD的內(nèi)部結(jié)構(gòu)稍有不同。通常情況下，F(xiàn)PGA的寄存器資源更為豐富，更適合同步時序電路，因為其擁有較多的數(shù)字系統(tǒng)。由于FPGA豐富的邏輯資源，對電路來說，結(jié)合CPLD更適合控制應(yīng)用組合。在這兩種類型的可編程邏輯器件中，CPLD提供了較少的邏輯資源提供而FPGA提供了高密度的邏輯，較為豐富的功能和較高的性能，一直在通信，消費電子，醫(yī)療，工業(yè)和軍事等各種應(yīng)用領(lǐng)域中占據(jù)著很重要的位置。因此，本文旨在對FPGA進(jìn)行相應(yīng)的闡述。FPGA是一種高度集成的可編程邏輯器件，它起源于美國賽靈思（XILLNX）公司。在1985年，該公司推出了世界上第一個FPGA芯片。經(jīng)過二十年的發(fā)展，F(xiàn)PGA硬件體系結(jié)構(gòu)與軟件開發(fā)過程和開發(fā)工具都在不斷提高并且變得更加成熟。從最初的1200個可用門陣列，到20世紀(jì)90年代成千上萬的可用門陣列再到數(shù)以百萬計的單片門FPGA芯片，賽靈思（XILLNX），阿爾特拉（ALTERA）公司等世界領(lǐng)先的制造商對FPGA器件整合達(dá)到了一個新的水平。FPGA結(jié)合了微電子技術(shù)，電路技術(shù)，EDA技術(shù)，使設(shè)計人員可以集中精力設(shè)計所需的邏輯功能，縮短了設(shè)計周期，提高了設(shè)計質(zhì)量。圖21FPGA最小系統(tǒng)原理圖22FPGA基本原理及特點目前主要生產(chǎn)FPGA的公司有賽靈思XILINX，阿爾特拉ALTERA，愛特LATTICE等，每個公司都生產(chǎn)多品種和型號的FPGA。雖然每個類型的FPGA具有各自的性能特征和特定結(jié)構(gòu)，但它們有一個共同的特點，即都是由邏輯塊排列構(gòu)成，通過連接可編程互連資源的邏輯功能塊，以達(dá)到不同的設(shè)計目的?？删幊踢壿媺K，可編程輸入/輸出塊和可編程互連資源是FPGA通常包含的典型的三個基本資源?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常被規(guī)則地布置在整個芯片陣列結(jié)構(gòu)中?？删幊梯斎?輸出模塊是用來完成外部引腳的內(nèi)部邏輯和接口芯片的模塊，它的周圍是一個邏輯單元陣列。可編程互連資源包括不同的長度的連接線，并通過其連接到一個數(shù)字的可編程開關(guān)的可編程邏輯塊或各輸入/輸出塊，形成一個特定的電路功能。用戶可以確定每個單元以及它們之間的互連通過編程的功能，以達(dá)到所需的邏輯功能。不同的制造商或不同類型的FPGA，往往其可編程邏輯塊的內(nèi)部結(jié)構(gòu)，內(nèi)部互連結(jié)構(gòu)的尺寸方面存在較大的差異。下面以ALTERA公司的CYCLONEII系列FPGA為例，介紹FPGA的一般結(jié)構(gòu)。阿爾特拉公司的CYCLONEIIFPGA器件系列的基本結(jié)構(gòu)包括（1）邏輯陣列，它由多個邏輯陣列塊（邏輯陣列模塊，實驗室）陣列實現(xiàn)大部分的邏輯功能（2）芯片周圍環(huán)繞一個可編程輸入輸出單元（輸入/輸出元件，IOES）分布在芯片上，提供了封裝引腳和內(nèi)部邏輯之間的連接接口（3）非常豐富的可編程互連結(jié)構(gòu)連線（未表出）（4）隨機(jī)訪問片上RAM塊（5）鎖相環(huán)（PLL），用于鎖定和時鐘同步的時鐘乘法器和除法（6）高速硬件乘法器，有助于實現(xiàn)高性能的DSP功能。目前絕大部分FPGA都采用查找表（LOOKUPTABLE，LUT）技術(shù)，如ALTERA的ACEX、APEX、CYCLONE、STRATIX系列，XILINX的SPARTAN、VIRTEX系列等。在FPGA中，LUT和觸發(fā)器組成最基本的邏輯單元。LUT被稱為查找表，其本質(zhì)上是一個RAM。目前在FPGA中多使用4輸入的LUT，所以每一個都可以被看作是對RAM的4位地址線的16X1的LUT。在所有可能的結(jié)果中，用戶先編輯邏輯電路原理圖或VHDL語言，再利用FPGA開發(fā)軟件自動計算邏輯電路，并把結(jié)果事先寫入RAM的描述中。通過這種方式，每輸入一個信號就等價于在上一個地址查找表中找到相應(yīng)的內(nèi)容的地址，然后進(jìn)行邏輯的輸出。由于LUT的SRAM技術(shù)主要用于生產(chǎn)，所以現(xiàn)在大部分是基于SRAM的FPGA技術(shù)。上電后的SRAM芯片處理信息會丟失，因此需要添加一個專用芯片作為附加配置。當(dāng)通過芯片的特定配置數(shù)據(jù)的電源被加載到FPGA中，F(xiàn)PGA就可以正常工作了。使用FLASH技術(shù)或反熔絲的FPGA產(chǎn)品，斷電后配置信息不丟失，所以這并不需要額外的專用配置芯片。3數(shù)字調(diào)制技術(shù)中的QPSK信號31調(diào)制的目的及要求調(diào)制的目的是使所傳送的信息能更好地適應(yīng)于信道特征，已達(dá)到最有效和最可靠的傳輸。在移動通信中，由于電波傳播的惡劣條件、快衰落的影響，使接收信號幅度發(fā)生急劇變化，衰落幅度達(dá)到30DB。因此，抗干擾能力強(qiáng)的調(diào)制方式在移動通信中必須被采用。調(diào)頻制在抗干擾和抗衰落性能方面優(yōu)于調(diào)幅制，但調(diào)頻制存在著固有的弱點需占用較寬的信道帶寬，同時還存在著門限要求。移動通信的數(shù)字調(diào)制要求是（1）必須采用抗干擾能力較強(qiáng)的調(diào)制方式采用恒包絡(luò)角調(diào)制方式以抵抗嚴(yán)重的多徑衰落影響。（2）盡可能要提高頻譜利用率。占用頻帶要窄，帶外輻射要?。ú捎肍DMA、TDMA調(diào)制方式）占用頻帶盡可能寬，但單位頻譜所容納的用戶數(shù)多（采用CDMA調(diào)制方式）。（3）具有良好的誤碼性能。32影響數(shù)字調(diào)制的因素數(shù)字調(diào)制方式應(yīng)考慮如下因素抗擾性，抗多徑衰落的能力，已調(diào)信號的帶寬以及使用、成本等因素。好的調(diào)制方案應(yīng)在低信噪比的情況下具有良好的誤碼性能，具有良好的抗多徑衰落能力，頻譜利用率高，使用方便，成本低。33線性調(diào)制技術(shù)數(shù)字調(diào)制技術(shù)可廣義分為線性和非線性調(diào)制兩類。在線性調(diào)制中，發(fā)射信號S（T）的幅度隨調(diào)制信號A（T）線性變化。線性調(diào)制技術(shù)具有頻道利用率高的優(yōu)點。因而，對無線通信系統(tǒng)的應(yīng)用有很大的吸引力。在線性調(diào)制方案中，發(fā)射信號ST如式31所示從上式可以明顯看出，載波信號的包絡(luò)隨調(diào)制信號線性變化。線性調(diào)制通常不是恒包絡(luò)的。一些非線性調(diào)制可能具有線性或恒定載波包絡(luò)，主要取決于基帶波形脈沖成形。假定每個符號的包絡(luò)是矩形，即信號包絡(luò)是恒定的。此時，已調(diào)信號的頻譜無限寬。然而，實際信道是有限寬的，因此在發(fā)送QPSK信號常常要經(jīng)過帶通濾波。限帶后的QPSK信號已不能保持恒包絡(luò)。相鄰符號間發(fā)生變化時，經(jīng)過限定后會出現(xiàn)包絡(luò)值過零的現(xiàn)象。線性調(diào)制方案具有很好的頻譜有效性，它必須使用線性RF放大器發(fā)射，這時功率有效性較差。如使用功率有效性高的非線性放大器會導(dǎo)致嚴(yán)重的臨道干擾。目前，使用比CJ2JREREFTTTSTATAT（31）較普遍的線性調(diào)制技術(shù)有脈沖成形QPSK，OQPSK和QPSK。34QPSK信號341QPSK的基本原理四相相移鍵控信號簡稱“QPSK”。它分為絕對相移和相對相移兩種。由于絕對相移方式存在相位模糊問題，所以在實際中主要采用相對移相方式QDPSK。它具有一系列獨特的優(yōu)點，目前已經(jīng)廣泛應(yīng)用于無線通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式。由于在一個調(diào)制符號中發(fā)送2比特，QPSK較BPSK頻帶利用率提高了一倍。載波相位取四個空間相位0、/2、3/2中的一個，每個空間相位代表一對惟一的比特。QPSK信號可寫成TS是符號間隔，等于兩個比特周期，上式可進(jìn)一步寫成“星座圖”被用來描述一種數(shù)字調(diào)制技術(shù)，定義了兩個基本參數(shù)的星座（1）信號的分布（2）數(shù)字比特的調(diào)制之間的映射關(guān)系。在星座圖中，對應(yīng)的星座點與發(fā)送的比特之間的關(guān)系得到了詳細(xì)的描述，這種關(guān)系被稱為“映射”。調(diào)制信號分布的特征可以通過信號分布和映射完全定義。QPSK信號可以在4維星座點中顯示出來，如圖31所示。對這個星座圖進(jìn)行簡單的旋轉(zhuǎn)之后的星座圖仍然可以表示QPSK信號的集合，如圖32所示。在加性高斯白噪聲（AWGN）信道中QPSK信號的平均比特差錯概率為SQPSK2CO212CESTFTITSSQPSKCC22CO1OS2IN1SIN2EESTIFTFTTTBE,QPSK02EN圖31二維星座圖圖32旋轉(zhuǎn)后二維星座圖（32）（33）（34）QPSK信號的比特差錯概率與BPSK相等，但在同樣的帶寬內(nèi)傳輸了兩倍的數(shù)據(jù)。這樣與BPSK相比，QPSK在同樣的能量效率情況下，提供了兩倍的頻譜效率。QPSK信號的功率譜密度PQSK為QPSK信號在當(dāng)用矩形和升余弦濾波脈沖時的功率譜密度如圖33所示圖33功率譜密度342QPSK信號的特點和BPSK信號相比，QPSK信號具有以下特點（1）若在相同的比特率RB時，QPSK只用BPSK的一半帶寬，則QPSK性能好9。（2）若QPSK波特率等于BPSK比特率，表明QPSK的比特率是BPSK信號的2倍，這種條件下QPSK信號和BPSK信號具有相同的帶寬，所以QPSK信號的頻帶利用是BPSK信號的2倍，但BPSK誤比特率低于QPSK9。（3）QPSK信號是恒包絡(luò)信號，具有抗干擾性能強(qiáng)、誤碼性能好、頻譜利用率高等優(yōu)22CSCSQPSK22CBCBBSINSIN2SISIEFTFTFFF（35）點。343QPSK信號的應(yīng)用19世紀(jì)80年代中期以后,因為四相絕對移相鍵控QPSK技術(shù)的誤碼率低、頻譜利用率高、抗噪聲性能強(qiáng)的優(yōu)點,被廣泛地應(yīng)用在衛(wèi)星通信（如歐洲的高清晰度數(shù)字電視的衛(wèi)星傳輸信道DVBS、有線傳輸信道DVBC）、OFDM的上行通信、數(shù)字微波通信（如35G固定無線接入系統(tǒng)）、無線局域網(wǎng)（如80211B）等領(lǐng)域。例如在衛(wèi)星數(shù)字電視傳輸中,普遍采用的QPSK調(diào)諧器是當(dāng)今衛(wèi)星數(shù)字電視傳輸中對衛(wèi)星功率、傳輸效率和抗干擾性以及天線尺寸等多種因素綜合考慮的最佳選擇。在國內(nèi)，數(shù)字QPSK調(diào)制解調(diào)器研究也有了不少的研究成果，如符合DVBS標(biāo)準(zhǔn)的衛(wèi)星信道解碼器HQPSKDVB，它是海爾集成電路設(shè)計有限公司研制的；還有清華大學(xué)設(shè)計的可變碼速調(diào)制解調(diào)器和西安電子科技大學(xué)研發(fā)的無線局域網(wǎng)WLAN等。這些成果，不僅打破了國外的技術(shù)壟斷，而且走出了自主研發(fā)的道路，正是因為許多企業(yè)和科研工作者的不懈努力才使我國的通信事業(yè)飛速的向前發(fā)展。344QPSK信號調(diào)制原理四相絕對移相調(diào)制可以看成兩個正交的二相絕對移相調(diào)制的合成,所以同相通道I和正交通道Q的調(diào)制過程與二相絕對移相調(diào)制相同。所以,在本質(zhì)上QPSK調(diào)制器是兩個2PSK調(diào)制器的并行組合。QPSK信號產(chǎn)生的方法和2PSK信號一樣,也可以分為調(diào)相法和相位選擇法兩種567。1）調(diào)相法QPSK調(diào)制器可以看成由兩個BPSK調(diào)制器構(gòu)成。輸入的串行二進(jìn)制序列經(jīng)過串并轉(zhuǎn)換后，分成兩路速率減半的序列，然后經(jīng)過極性轉(zhuǎn)換后變成兩路雙極性二電平信號IT和QT，然后跟COS2F（T）和SIN2F（T）相乘進(jìn)行調(diào)制，相加后即得到QPSK信號。如圖34所示，此種調(diào)制方式為調(diào)相法，即QPSK是由兩路BPSK信號構(gòu)成，且兩路信號相互正交的，即相位差相差90，兩路BPSK信號相加，即得到QPSK信號。圖34調(diào)相法產(chǎn)生QPSK信號的流程圖2）相位選擇法串/并變換選相電路帶通濾波器四相載波發(fā)生器輸入0918270輸出圖35相位選擇法產(chǎn)生QPSK信號利用相位選擇法產(chǎn)生QPSK信號的系統(tǒng)方框圖如圖322所示。這是輸入基帶信號經(jīng)過串/并變換后用于控制一個相位選擇器，按照當(dāng)時的輸入雙比特AB，決定選擇哪個相位的載波輸出。例如,雙比特碼元AB為10時,輸出相位為270的載波AB為00時,輸出相位為的載波等。最后經(jīng)過帶通濾波器濾除高頻分量,得到QPSK信號。8345QPSK信號解調(diào)原理圖36QPSK解調(diào)方式由于QPSK信號是兩個正交的2PSK信號的疊加，故它可以采用與BPSK信號類似的相干解調(diào)方法進(jìn)行解調(diào)即兩個正交的相干載波去解調(diào)，可以很容易的分離這兩路正交的2PSK信號，解調(diào)后的兩路二進(jìn)制比特流再經(jīng)過并/串轉(zhuǎn)換還原成串行比特流，其組成方框圖如圖35所示。載波恢復(fù)電路從接收到的QPSK信號中恢復(fù)出與原傳輸載波頻率和相位相干的載波振蕩信號，同時將按收的QPSK信號分成兩路，一路與恢復(fù)的載波直接相乘，另一路與移相的恢復(fù)載波相乘，乘積項分別積分相當(dāng)于低通濾波，恢復(fù)的位時鐘對結(jié)果進(jìn)行抽樣，經(jīng)判決再生出原I、Q數(shù)據(jù)比特，并串變換器將并行的I、Q數(shù)據(jù)變成串行二進(jìn)制輸出數(shù)據(jù)，完成QPSK信號的解調(diào)。4設(shè)計中用到的軟件工具介紹QUARTUSII1簡介QUARTUSII是ALTERA公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VERILOGHDL以及AHDL（ALTERAHARDWAREDESCRIPTIONLANGUAGE）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。QUARTUSII可以在XP、LINUX以及UNIX上使用，除了可以使用TCL腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。此外，QUARTUSII通過和DSPBUILDER工具與MATLAB/SIMULINK相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持ALTERA的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。MAXPLUSII作為ALTERA的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前ALTERA已經(jīng)停止了對MAXPLUSII的更新支持，QUARTUSII與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。ALTERA在QUARTUSII中包含了許多諸如SIGNALTAPII、CHIPEDITOR和RTLVIEWER的設(shè)計輔助工具，集成了SOPC和HARDCOPY設(shè)計流程，并且繼承了MAXPLUSII友好的圖形界面及簡便的使用方法。ALTERAQUARTUSII作為一種可編程邏輯的設(shè)計環(huán)境,由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。（2）功能QUARTUSII提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括LOGICLOCK增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用SIGNALTAPII邏輯分析工具進(jìn)行嵌入式的邏輯分析；高效的期間編程與驗證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和VERILOG網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和VERILOG網(wǎng)表文件?？衫迷韴D、結(jié)構(gòu)框圖、VERILOGHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件；芯片（電路）平面布局連線編輯；功能強(qiáng)大的邏輯綜合工具；5基于FPGA的QPSK調(diào)制解調(diào)電路設(shè)計與實現(xiàn)51基于FPGA的QPSK調(diào)制電路由于使用正交調(diào)相法用FPGA實現(xiàn)QPSK信號比較復(fù)雜，所以本文采用相位選擇法產(chǎn)生QPSK信號。具體的數(shù)字實現(xiàn)電路如圖411所示，電路主要由分頻器和四選一開關(guān)等組成,通過分頻器對時鐘的分頻產(chǎn)生四種相位，基帶信號通過串/并轉(zhuǎn)換得到2位并行信號，四選一開關(guān)根據(jù)該數(shù)據(jù)，選擇載波對應(yīng)的相位進(jìn)行輸出，即得到調(diào)制信號。但這還不是真正的QPSK信號,輸出的四種相位再經(jīng)過DA轉(zhuǎn)換即可得到所需要的模擬QPSK信號（本文中DA轉(zhuǎn)換部分已經(jīng)省略，將輸出的四種相位數(shù)字信號直接輸入到解調(diào)電路）。圖51基于FPGA的QPSK調(diào)制電路本文基于FPGA的QPSK的調(diào)制電路，系統(tǒng)時鐘25MHZ，基帶信號比特率625MBPS，即1BIT信息占4個時鐘周期。程序中CLK為調(diào)制電路系統(tǒng)時鐘，START是開始調(diào)制信號，高電平有效，雙比特碼元占8個時鐘周期。設(shè)置Q為8進(jìn)制計數(shù)器，E為中間寄存器，用于串/并轉(zhuǎn)換，S為兩位并行寄存器，用于存儲串/并轉(zhuǎn)換后兩位并行數(shù)據(jù)，F(xiàn)0,F1,F2,F3是通過分頻產(chǎn)生的四種相位。若START使能信號置“1”時，開始調(diào)制基帶信號，由于1BIT占四個時鐘周期，所以在第1個時鐘和第5個時鐘時分別將連續(xù)的兩位數(shù)據(jù)存入E中間的寄存器中，而且要在第1時鐘時將E中的兩位數(shù)據(jù)存入S寄存器中，這就完成了串/并轉(zhuǎn)換。調(diào)制程序流程圖如圖52所示。YYYY圖52調(diào)制程序流程圖開始在實體內(nèi)設(shè)置輸入信號X、開始調(diào)制信號START、時鐘CLK和輸出信號Y時鐘CLK上升沿一到START1計數(shù)器Q0QQ1Q0Q2Q4Q6XX1XYYXXF31F10F20F01XX0XF30F11F21F00YY11YY10YY01YY00YF0YF1YF2YF352基于FPGA實現(xiàn)QPSK信號的解調(diào)電路本論文是將調(diào)制電路輸出信號直接輸入解調(diào)電路。CLK是解調(diào)部分系統(tǒng)時鐘，START是開始解調(diào)信號，高電平有效，要完成解調(diào)電路的設(shè)計需要設(shè)置Q是8進(jìn)制計數(shù)器，用于解調(diào)的同步；XX是三位加法器；用于生成判決載波波形對應(yīng)基帶信號的判決值；YYY是2位并行基帶信號寄存器，用于存儲載波波形對應(yīng)的兩位基帶信號；XXX用來寄存XX的數(shù)據(jù)，Y是輸出的已經(jīng)解調(diào)的基帶信號。系統(tǒng)調(diào)制和解調(diào)的同步通過時鐘CLK和START來控制。調(diào)制信號是低電平的時候，依據(jù)計數(shù)器輸出值，譯碼器1向加法器送入相應(yīng)的數(shù)據(jù)。然后運(yùn)算結(jié)果被加法器送到寄存器，根據(jù)寄存器數(shù)據(jù)，譯碼器2會進(jìn)行相應(yīng)的譯碼。通過譯碼，兩位并行信號被輸出，此信號再通過并串轉(zhuǎn)換即是解調(diào)后的基帶信號。其調(diào)制框圖如圖53所示。（其前端的AD轉(zhuǎn)換部分已經(jīng)省略）圖53基于FPGA的QPSK解調(diào)電路當(dāng)START為高電平時開始解調(diào)輸入的信號，計數(shù)器Q1時，如果輸入信號為低電平,則把數(shù)據(jù)001賦予加法器XX，否則將000賦予加法器XX，；當(dāng)計數(shù)器Q3時，如果輸入信號為低電平，則把數(shù)據(jù)001賦予加法器，否則加法器不執(zhí)行任何操作；當(dāng)計數(shù)器Q5時，如果輸入信號為低電平，則把數(shù)據(jù)010賦予加法器，否則加法器不執(zhí)行任何操作；當(dāng)計數(shù)器Q7時，如果輸入信號為低電平，則把數(shù)據(jù)011賦予加法器，否則加法器不執(zhí)行任何操作；在Q1和Q5時完成基帶信號的并/串轉(zhuǎn)換。解調(diào)模塊VHDL程序流程圖如圖53所示。圖54基于VHDL的QPSK信號解調(diào)流程圖開始在實體內(nèi)設(shè)置時鐘CLK、開始解調(diào)信號START、輸入信號X、輸出基帶信號Y時鐘CLK上升沿一到時鐘CLK下降沿一到在結(jié)構(gòu)體內(nèi)設(shè)置計數(shù)器C、加法器THR、兩位并行基帶信號寄存器TWOB、寄存加法器輸出數(shù)據(jù)的寄存器THIB開始在實體內(nèi)設(shè)置時鐘、開始解調(diào)信號、輸入信號、輸出基帶信號計數(shù)器C0結(jié)束START1時鐘上升沿一到時鐘下降沿一到在結(jié)構(gòu)體內(nèi)設(shè)置計數(shù)器、加法器、兩位并行基帶信號寄存器、寄存加法器輸出數(shù)據(jù)的寄存器開始在實體內(nèi)設(shè)置時鐘、開始解調(diào)信號、輸入信號、輸出基帶信號C2C4C6C0X0CC1THIBTHRYTWOB0YY計數(shù)器Q0結(jié)束時鐘上升沿一到時鐘下降沿一到在結(jié)構(gòu)體內(nèi)設(shè)置計數(shù)器Q、加法器XX、兩位并行基帶信號寄存器YYY、寄存加法器輸出數(shù)據(jù)的寄存器YY開始在實體內(nèi)設(shè)置時鐘、開始解調(diào)信號、輸入信號、輸出基帶信號Q2Q4Q6Q0QQ1YYXXYYYY0YNX0YYYNYYXXXX“001”X0YYYY1XXXX“011”X0XXXX“010”XX”001”XX”000”YYYYYYY“101”YY“011”YY“010”YY“100”YYY”00”YYY”01”YYY”10”YYY”11”YYY”00”YY其他Y圖54（續(xù)）基于VHDL的QPSK信號解調(diào)流程圖6仿真結(jié)果與分析61仿真結(jié)果START為使能信號，高電平有效。時鐘信號CLK進(jìn)入一個八分頻計數(shù)器Q進(jìn)行分頻得到4種不同相位的載波，分別為0、90、180、270四種?；鶐盘朮由一路信號變?yōu)閮陕凡⑿行盘?，變換后分別為A信號和B信號，則AB信號構(gòu)成兩位并行信號YY，變換后的YY值如表61所示。四選一開關(guān)根據(jù)信號YY值，選擇載波對應(yīng)相位進(jìn)行輸出，可得到已調(diào)信號Y。如表61所示，若YY值是“00”，那么輸出的載波相位符號為F3；若YY值是“01”，那么輸出的載波相位符號為F2；若YY值是“10”，那么輸出的載波相位符號為F1；若YY值是“11”，那么輸出的載波相位符號為FO。即最終選擇輸出的載波波形就構(gòu)成調(diào)制信號Y。調(diào)制程序仿真結(jié)果如圖61所示。表61雙比特與載波相位的關(guān)系圖61調(diào)制程序仿真結(jié)果系統(tǒng)的調(diào)制與解調(diào)的同步是通過CLK時鐘信號和START使能信號來實現(xiàn)的，輸入已調(diào)制過的信號X，若信號X的值是低電平時，根據(jù)計數(shù)器輸出的Q值，譯碼器1會向加法器XX送入相應(yīng)的數(shù)據(jù)。通過計數(shù)器的的運(yùn)算后，若Q值為0和1時，加法器XX再將運(yùn)算結(jié)果送到寄存器YY。根據(jù)YY數(shù)據(jù)，譯碼器2進(jìn)行譯碼，輸出2位并行信號YYY。不難看出，中間信號YY與YYY的關(guān)系為5對應(yīng)“00”；3對應(yīng)“01”；2對應(yīng)“10”，4對應(yīng)“11”。并行信號YYY通過并串轉(zhuǎn)換后得到Y(jié)值。最終實現(xiàn)了相位為225的載波，對應(yīng)輸出Y值為“00”相位為135的載波，對應(yīng)輸出Y值為“01”；相位為315的載波，對應(yīng)輸出Y值為“10”；相位為45的載波，對應(yīng)輸出Y值為“11”。仿真結(jié)果如圖62所示。圖62解調(diào)程序仿真結(jié)果62FPGA的引腳鎖定，編程下載和測試（1）引腳鎖定本文是利用QUARTUSII軟件來實現(xiàn)對FPGA程序的仿真的。檢查沒有程序錯誤以后，仿真下載到所選擇的目標(biāo)設(shè)備的硬件中進(jìn)行進(jìn)一步測試，以確定實驗的設(shè)計是否正確。根據(jù)實驗室特定FPGA芯片類型和型號以及EDA實驗板設(shè)計項目所需來分配輸入輸出的管腳號，方便了實測的進(jìn)行。管腳鎖定專門為每個端口分配所述外部電路芯片的特定目標(biāo)管腳。注意，管腳鎖定后必須進(jìn)行全程編譯，才可以將引腳的信息編輯到目標(biāo)芯片中。（2）編程下載和測試點擊的QUARTUSII中的“程序”選項。然后會彈出一個窗口，在窗口中，選擇“選項”中的“硬件設(shè)置”項目類別，然后在下拉菜單中選擇“MV（字節(jié)沖擊波）”?！癕V”是混合電壓的意思，它的目的是ALTERA對的不同類型的片上電壓的FPGA和CPLD編程下載，這相當(dāng)于以編程方式訪問計算機(jī)的并口下載。將實驗數(shù)據(jù)線連接測試板，確認(rèn)無誤后，接通電源，按“程序”選項，就可以下載該程序了。63錯誤及異常分析雖然QPSK調(diào)制具有比2PSK調(diào)制頻帶利用率提高一倍的優(yōu)點，但QPSK調(diào)制的載波都有4種相位變化，如0、/2、3/2。載波相位可能會產(chǎn)生突變，尤其是180度的突變，使載波的包絡(luò)為零，載波信號功率譜擴(kuò)展，引起信號的帶限失真。但是可以對其進(jìn)行相應(yīng)的改進(jìn)，采用/4QPSK調(diào)制方法。它的載波相位只有/4和3/4，不存在180度相位的跳變，大大調(diào)高了性能。由圖62可知，在QPSK解調(diào)中，由于對頻率與相位的要求相對較高，并且采用手動輸入基帶信號的方式，可能產(chǎn)生相位與頻率的偏差，進(jìn)一步造成誤碼率的增加。7設(shè)計總結(jié)通信系統(tǒng)性能的提升主要得益于多進(jìn)制數(shù)字調(diào)制技術(shù)和FPGA的完美結(jié)合。本次設(shè)計通過使用FPGA從而達(dá)到了對QPSK信號的調(diào)制與解調(diào)的目的，相比于現(xiàn)有的模擬調(diào)制方式，它的優(yōu)點更加突出。借助于軟件系統(tǒng)通信鏈路中的不足之處均可以根除，可以在對信息加密的同時，通過使用與之相應(yīng)的誤差校準(zhǔn)技術(shù)，大大提高接收到數(shù)據(jù)的準(zhǔn)確性。在設(shè)計和實驗的過程中通過使用相位選擇法來實現(xiàn)QPSK信號不僅要相對簡單，而且占用的資源也較少。而且，其他類型的調(diào)制與解調(diào)電路也可以借鑒本次設(shè)計的方法來達(dá)到實驗?zāi)康摹⒖嘉墨I(xiàn)1章堅武移動通信M西安西安電子科技大學(xué)出版社，20072GORDONLSTUBER移動通信原理（第二版）M北京電子工業(yè)出版社，20033龐寶茂，肖鋼，杜思深，翁木云現(xiàn)代移動通信M北京清華大學(xué)出版社，20044吳偉陵，牛凱移動通信原理M北京電子工業(yè)出版社，20051301315樊昌信，曹麗娜通信原理第6版國防工業(yè)出版社,2008032382416鄭大春，項海格一種全數(shù)字QAM接收機(jī)符號定時和載波相位恢復(fù)方案通信學(xué)報，19987VOL19，NO77曾志民現(xiàn)代調(diào)制解調(diào)器原理及其應(yīng)用人民郵電出版社，19958THEODORESRAPPAPORTWIRELESSCOMMUNICATIONSPRINCIPLESANDPRACTICEBEIJINGPUBLISHINGHOUSEOFELECTRONICSINDUSTRY19999JOHN,GPROAKIS,MASOUDSALEHICOMMUNICATIONSYSTEMSENGINEERINGBEIJINGPUBLISHINGHOUSEOFELECTRONICSINDUSTRY200210梅平QPSK的調(diào)制解調(diào)器的研究與設(shè)計成都電子科技大學(xué)200811李燕春QPSK調(diào)制解調(diào)器及用于圖像和數(shù)據(jù)傳輸系統(tǒng)的設(shè)計及實現(xiàn)成都電子科技大學(xué)，200412費義偉基于FPGA的QPSK調(diào)制解調(diào)器的設(shè)計哈爾濱工業(yè)大學(xué)200713李建東，郭梯云，鄔國揚(yáng)移動通信西安西安電子科技大學(xué)出版社,2006265214沈鎮(zhèn)元,聶志泉,趙雪荷通信系統(tǒng)原理西安西安電子科技大學(xué)，199310110515吳厚航深入淺出玩轉(zhuǎn)FPGA北京北京航空航天大學(xué)出版社,2010376416夏語聞VERILOG數(shù)字系統(tǒng)設(shè)計教程北京北京航空航天大學(xué)出版社,20087192致謝在畢業(yè)論文完成之際，我首先要感謝我的指導(dǎo)老師許建忠老師。在本論文進(jìn)行的整個過程中,從題目的選擇、前期的準(zhǔn)備、最初的初稿、論文的修改,直到論文最后的裝訂完成都得到了許建忠老師的悉心指導(dǎo)和幫助。每當(dāng)在實驗中遇到挫折，許老師都會幫助并鼓勵我，不斷的為我提供思考問題的方法和解決問題的思路。在這個過程中許老師嚴(yán)謹(jǐn)?shù)膶W(xué)術(shù)作風(fēng)，高尚的品德，勤勞的學(xué)習(xí)習(xí)慣給了我很深的影響，使我在思想上有了很大的進(jìn)步。同時，要特別對我的輔導(dǎo)員駱頡老師表示感謝，您在各方面給及了我很大的關(guān)心和幫助，在此離別之際，送上我最真心的祝福。其次，要衷心的對給予我?guī)椭耐瑢W(xué)們表示感謝。而且通過這次畢業(yè)設(shè)計，使我更加深刻的理解了電路的設(shè)計不僅需要高水平的專業(yè)知識而且需要嚴(yán)謹(jǐn)細(xì)致的精神。我會在以后的學(xué)習(xí)生活中繼續(xù)傳承發(fā)揚(yáng)這種精神。最后，我以一顆真誠的心向默默地為我們付出的指導(dǎo)老師以及我的伙伴們致以深深的感謝與敬意，謝謝大家附錄調(diào)制電路VHDL程序LIBRARYIEEEUSEIEEESTD_LOGIC_ARITHALLUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYPL_MPSKISPORTCLKINSTD_LOGIC系統(tǒng)時鐘STARTINSTD_LOGIC開始調(diào)制信號XINSTD_LOGIC基帶信號YOUTSTD_LOGICCARRIEROUTSTD_LOGIC_VECTOR3DOWNTO0XXXOUTSTD_LOGIC_VECTOR1DOWNTO0調(diào)制信號ENDPL_MPSKARCHITECTUREBEHAVOFPL_MPSKISSIGNALQINTEGERRANGE0TO7計數(shù)器SIGNALSSSTD_LOGIC_VECTOR1DOWNTO0中間寄存器SIGNALYYSTD_LOGIC_VECTOR1DOWNTO02位并行碼寄存器SIGNALXXSTD_LOGIC_VECTOR1DO