多路信號復(fù)用的基帶系統(tǒng)的建模與設(shè)計摘要在通信系統(tǒng)中，為了提高信道的利用率，采用多路復(fù)用技術(shù)能把多個信號組合起來在一條物理信道上進(jìn)行傳輸,在遠(yuǎn)距離傳輸時可大大節(jié)省電纜的安裝和維護(hù)費用，在數(shù)字通信系統(tǒng)中主要采用時分多路復(fù)用（TDM）方式。并將復(fù)用信號進(jìn)行HDB3碼轉(zhuǎn)換以利于在信道中傳輸。關(guān)鍵詞時分復(fù)用；模型；原理；模塊建模前言在數(shù)字通信中,為了擴大傳輸容量和提高傳輸效率,通常需要將若干個低速數(shù)字碼流按一定格式合并成一個高速數(shù)據(jù)碼流,以便在高速寬帶信道中傳輸。數(shù)字復(fù)接就是依據(jù)時分復(fù)用基本原理完成數(shù)碼合并的一種技術(shù)，并且是數(shù)字通信中的一項基礎(chǔ)技術(shù)。當(dāng)今社會是數(shù)字話的社會，數(shù)字集成電路應(yīng)用廣泛。而在以往的PDH復(fù)接電路中，系統(tǒng)的許多部分采用的是模擬電路,依次有很大的局限性。隨著微電子技術(shù)的發(fā)展，出現(xiàn)了現(xiàn)場可編輯邏輯器件PLD，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD。本文就是用硬件描述語言等軟件與技術(shù)來實現(xiàn)一個基于CPLD/FPGA的簡單數(shù)字同步復(fù)接系統(tǒng)的設(shè)計。在通信系統(tǒng)中，為了提高信道的利用率，使多路信號在同一條信道上傳輸時互相不產(chǎn)生干擾的方式叫做多路復(fù)用。在數(shù)字通信系統(tǒng)中主要采用時分多路復(fù)用（TDM）方式，把時間劃分為若干時隙，讓多路數(shù)字信號的每一路占用不同的時隙，即多路信號在不同的時間內(nèi)被傳送，各路信號在時域中互不重疊。1多路信號復(fù)用的基帶系統(tǒng)的設(shè)計時分多路復(fù)用（TDM）是按傳輸信號的時間進(jìn)行分割的，它使不同的信號在不同的時間內(nèi)傳送，將整個傳輸時間分為許多時間間隔，每個時間片被一路信號占用。TDM就是通過在時間上交叉發(fā)送每一路信號的一部分來實現(xiàn)一條電路傳送多路信號的。電路上的每一短暫時刻只有一路信號存在。因數(shù)字信號是有限個離散值，所以TDM技術(shù)廣泛應(yīng)用于數(shù)字通信系統(tǒng)。多路信號復(fù)用的基帶系統(tǒng)中的發(fā)信設(shè)備由數(shù)字信源與復(fù)接器、碼型變換器等組成，其中數(shù)字信號包括晶振、分頻和內(nèi)部基帶碼產(chǎn)生等；系統(tǒng)的接收設(shè)備由碼型逆變換與時鐘提取電路、幀同步信號提取、數(shù)字終端與分接器等。S1TS3TS2TS4T數(shù)字信源與復(fù)接器碼型變換器逆變換與時鐘提取幀同步提取數(shù)字終端與分解器S1TS4TS3TS2T信道圖1多路復(fù)用數(shù)字基帶傳輸系統(tǒng)組成框圖當(dāng)前，根據(jù)國際電報電話咨詢委員會（CCITT）建議，目前TDM采用兩種標(biāo)準(zhǔn)系列一種是歐洲和我們國家所采用的30路系列，即由32個話路組成一個PCM基群,如圖2所示；另一種是北美和日本等國所采用的24路體系，即由24個話路組成一個PCM基群。F0TS0TS1F00TFTS2TS16TS30TS31125US圖2PCM30/32路基群系統(tǒng)的幀結(jié)構(gòu)在PCM30/32系統(tǒng)中，抽樣頻率為8KHZ，抽樣周期TS1/8000125US，被稱為一個幀周期。每個抽樣值用8比特表示，所占用的時間TC125/3239US，被稱為一個路時隙。每個比特所占用的時間為TB39/80488US，總碼速率為FB1/04882048KB/S。圖13給出了PCM30/32路（基群）路制式幀結(jié)構(gòu)，從圖中可以看出1個復(fù)幀中有16個子幀編號為F0，F(xiàn)1,，F(xiàn)15，其中F0，F(xiàn)2，,F14為偶幀，F(xiàn)1，F(xiàn)3,，F(xiàn)15為奇幀，一幀分為32個路時隙，分別用TS0TS31表示，其中TS0作為幀同步時隙，用來傳送幀同步碼組和幀失步對告碼，TS16用來傳送復(fù)幀同步信號，復(fù)幀失步對告及各路信道信號，另外30路時隙用來傳送30路話音信號，每個時隙可以插入8位二進(jìn)制信息碼即每時隙含8B信息碼，由PCM編碼器完成，以上的幀構(gòu)成PCM30/32路基群系統(tǒng)。圖3PCM30/32路（基群）路制式幀結(jié)構(gòu)2時分多路復(fù)用信號的產(chǎn)生模型多路信號復(fù)用的模型它包括了分頻器、內(nèi)碼產(chǎn)生器、時序信號發(fā)生器及復(fù)用輸出電路等功能模塊。晶振輸出信號送給分頻器分頻后得到低頻信號作為內(nèi)碼產(chǎn)生器的時鐘信號每個內(nèi)碼產(chǎn)生器用于產(chǎn)生8位數(shù)據(jù)碼且為串行輸出，作為內(nèi)部分路數(shù)據(jù)信號，其串行數(shù)據(jù)碼輸出受到時序信號的控制時序發(fā)生器的功能是產(chǎn)生四路寬度為8位數(shù)據(jù)碼寬度的時序信號，每路時序信號的相對相位延遲按規(guī)定順序為8位數(shù)據(jù)碼寬度輸出電路的功能是將四路分路碼組合成一路完整的復(fù)用信號。復(fù)用信號輸出時鐘分頻器內(nèi)碼控制器內(nèi)碼產(chǎn)生器內(nèi)碼產(chǎn)生器內(nèi)碼產(chǎn)生器內(nèi)碼產(chǎn)生器輸出電路時序發(fā)生器圖4四路復(fù)用器的VHDL建模框圖21各功能模塊的VHDL建模與程序設(shè)計1分頻器分頻器實際是一個4位二進(jìn)制計數(shù)器，其作用是將晶體振蕩電路產(chǎn)生的方波信號進(jìn)行分頻。圖5分頻器模型圖中A表示16分頻輸出，B表示8分頻輸出，C表示4分頻輸出，D表示2分頻輸出圖6分頻器時序仿真圖2時序發(fā)生器時序發(fā)生器用于產(chǎn)生四路寬度為8位數(shù)據(jù)碼寬度的時序信號。具體實現(xiàn)是將內(nèi)碼控制器的二分頻端通過一個32分頻器，其二分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個輸出端，經(jīng)過反相器輸出。圖7時序譯碼器模型圖8譯碼器時序波形3內(nèi)碼產(chǎn)生器四個內(nèi)碼產(chǎn)生器可產(chǎn)生四路獨立的八位數(shù)據(jù)碼，并在內(nèi)碼控制器的控制下輸出相應(yīng)的數(shù)碼，例如C,B,A為三個地址控制端，Y7,Y6,Y5,Y4Y3,Y2,Y1,Y0為八位碼的輸出。圖9內(nèi)碼產(chǎn)生器4輸出電路在時序發(fā)生器產(chǎn)生的四路時序信號的控制下，按順序依次將四路數(shù)據(jù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復(fù)用。實現(xiàn)的關(guān)鍵是三態(tài)與門的利用，就是當(dāng)時序信號的上升沿到來，并且在高電平持續(xù)時內(nèi)。圖10輸出模型3四路復(fù)用器系統(tǒng)總程序及仿真圖11總發(fā)信端以下為VHDL源程序LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYTTISPORTCLKINSTD_LOGICA,B,C,DINBIT_VECTOR7DOWNTO0CLK1OUTSTD_LOGICQOUTBITV,B1,B2,HDB3OUTSTD_LOGIC_VECTOR1DOWNTO0CHOOSEOUTSTD_LOGIC_VECTOR3DOWNTO0ENDTTARCHITECTURES2OFTTISSIGNALQ1,Q5,Q6,Q7,Q8STD_LOGIC_VECTOR1DOWNTO0SIGNALQ2BIT_VECTOR7DOWNTO0SIGNALQ4BITSIGNALSR1STD_LOGIC_VECTOR5DOWNTO0SIGNALSR2STD_LOGIC_VECTOR3DOWNTO0SIGNALSR3STD_LOGIC_VECTOR7DOWNTO0SIGNALQ3STD_LOGIC_VECTOR4DOWNTO0SIGNALCOUNT,F1,F2,F3INTEGERRANGE0TO100SIGNALC1INTEGERRANGE0TO3BEGINA1PROCESSCLKBEGINIFCLKEVENTANDCLK1THENIFSR1“111111“THENSR1SR2SR2SR2SR2SR2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2Q2“00000000“ENDCASEIFSR10EVENTANDSR101THENQ4Q27ENDIFB2Q7ENDPROCESSA6A7PROCESSSR1,Q7BEGINIFSR10EVENTANDSR101THENIFQ7“01“ORQ7“10“THENIFF20THENQ8“01“F21ELSEQ8“10“F20ENDIFENDIFIFQ7“11“THENIFF21THENQ8“01“ELSEQ8“10“ENDIFENDIFIFQ7“00“THENQ8“00“ENDIFENDIFHDB3Q8ENDPROCESSA7END第1,2,3,4路分路碼在時間上分別對應(yīng)第1,2,3,4路時序信號的高電平持續(xù)時間，從圖可看出第1路分路碼為“00110000“,第2路分路碼為“01100111“，第3路分路碼為“00000000“,第4路分路碼為“01001110“。仿真結(jié)果圖12仿真結(jié)果4心得與體會在過去將近兩周多的時間，我們終于完成了這次創(chuàng)新學(xué)分設(shè)計；從一開始的查閱資料、重新學(xué)習(xí)使用QUARTUSII軟件，到編輯各個模塊的子程序并進(jìn)行仿真調(diào)試，每一個細(xì)節(jié)的成功都會給我們帶來一番欣喜。通過本次做基于VHDL的時分多路信號復(fù)接器的設(shè)計，進(jìn)一步熟悉了VHDL的語法結(jié)構(gòu)及其編程的流程，學(xué)會了自己設(shè)計簡單的元器件并加載到元器件庫中，掌握了數(shù)碼合并提高效率形成復(fù)接器的原理，更加熟悉的掌握了原件例化語句，通過原件例化語句將各個硬件實現(xiàn)結(jié)合，通過調(diào)用各個程序子模塊進(jìn)行模塊連接最后實現(xiàn)復(fù)