1、通過物理綜合與優(yōu)化提升設(shè)計(jì)性能工藝技術(shù)的進(jìn)展極大地提高了器件的密度。多個(gè)virtex系列中都包含了超過1百萬系統(tǒng)門的器件。這種器件密度的提高和300mm晶圓片的用法，為fpga批量生產(chǎn)制造了條件。曾經(jīng)只能用法asic來實(shí)現(xiàn)的設(shè)計(jì)現(xiàn)在可以在可編程器件中實(shí)現(xiàn)了。最新的90nm virtex-4器件提供了超過200,000個(gè)規(guī)律單元、6mb的塊ram和臨近100個(gè)塊。創(chuàng)建能夠有效利用這些器件中的可用資源并滿足性能要求的設(shè)計(jì)是極具挑戰(zhàn)性的工作。幸運(yùn)的是，今日的軟件工具已經(jīng)進(jìn)展到能夠應(yīng)對(duì)這些挑戰(zhàn)了。規(guī)律優(yōu)化、規(guī)律布局和最小化互連延遲都是實(shí)現(xiàn)最大性能的重要工作。時(shí)序驅(qū)動(dòng)綜合技術(shù)對(duì)設(shè)計(jì)性能提供了重大改進(jìn)。影

2、響時(shí)序驅(qū)動(dòng)綜合的限制因素是估量布線延遲的精度。物理綜合基于物理布局和布線信息舉行綜合是有效解決這些問題的最前沿技術(shù)。物理綜合與優(yōu)化把綜合引入到網(wǎng)表生成后的實(shí)現(xiàn)決策中，從而進(jìn)一步擴(kuò)展了這一技術(shù)。這將允許在實(shí)現(xiàn)時(shí)按照實(shí)際的布局布線信息對(duì)綜合映射與打包決策舉行動(dòng)態(tài)復(fù)查。物理綜合與優(yōu)化的優(yōu)點(diǎn)規(guī)律層次之間的互連延遲受規(guī)律單元布局的臨近性、布線擁塞和網(wǎng)絡(luò)之間對(duì)迅速布線資源的局部競(jìng)爭(zhēng)的影響。解決這一問題的辦法是在映射、布局和布線期間重新審查綜合決策。在映射階段，可以按照每個(gè)時(shí)序路徑的緊張程度對(duì)網(wǎng)表舉行重新優(yōu)化、打包和布局。這一辦法削減了達(dá)到時(shí)序收斂所需的實(shí)現(xiàn)次數(shù)。物理綜合與優(yōu)化流程賽靈思ise軟件提供了多個(gè)

3、實(shí)現(xiàn)物理綜合與優(yōu)化的軟件選項(xiàng)。您可以按照您的設(shè)計(jì)的詳細(xì)需求單獨(dú)或合并用法這些選項(xiàng)。定義時(shí)序要求舉行有效物理綜合的最重要一步是建立精確全面的時(shí)序約束。有了這些約束，實(shí)現(xiàn)工具就基于牢靠信息做出決策，從而充實(shí)總體效果。對(duì)那些具有嚴(yán)格要求的時(shí)鐘和i/o引腳舉行約束，以減輕剩余設(shè)計(jì)部分的工作。定義這些時(shí)序約束的最輕松途徑是用法constraintseditor。這一圖形工具允許您輸入時(shí)鐘頻率、多周期與虛假路徑(falsepath)約束、i/o時(shí)序要求，以及大量其他澄清性要求。約束被寫入一個(gè)用戶約束文件(ucf)中，可在任何文本編輯器中舉行編輯。假如未提供用戶定義的時(shí)序約束，ise.8.1i軟件提供了一個(gè)

4、新功能，將自動(dòng)為每個(gè)內(nèi)部時(shí)鐘生成時(shí)序約束。在“性能評(píng)估模式(pem)”中，您可以在不必提供時(shí)序目標(biāo)的狀況下獲得高性能的物理綜合與優(yōu)化效果。運(yùn)行全局優(yōu)化對(duì)于包含ip核或其他網(wǎng)表的設(shè)計(jì)，實(shí)現(xiàn)的轉(zhuǎn)換(ngdbuild)階段后生成的ngd文件表示囫圇設(shè)計(jì)第一次被完整編譯。全局優(yōu)化是在7.1.01i版本map中增強(qiáng)的一項(xiàng)新功能，將舉行完整設(shè)計(jì)的組裝，并嘗試通過重新優(yōu)化組合與寄存器規(guī)律來提高設(shè)計(jì)性能。全局優(yōu)化（指令行鍵入mapglobal_opt）顯示可提高設(shè)計(jì)時(shí)鐘頻率平均7%。還有兩個(gè)選項(xiàng)可以讓您在此階段進(jìn)一步控制優(yōu)化的完成：時(shí)序調(diào)節(jié)(retiming)(map-retiming)將前后移動(dòng)寄存器以平衡

5、組合規(guī)律延遲，和等效寄存器刪除(map-equivalent_register_removal)將通過冗余功能性刪除寄存器。允許時(shí)序驅(qū)動(dòng)打包與布局時(shí)序驅(qū)動(dòng)打包與布局是物理綜合實(shí)現(xiàn)流程的核心。當(dāng)您采納這個(gè)選項(xiàng)(map-timing)，布局布線的布局階段將在map中完成，允許在初始結(jié)果未達(dá)最優(yōu)時(shí)對(duì)打包決策舉行重新審查。時(shí)序驅(qū)動(dòng)打包迭代流程替換了無關(guān)規(guī)律打包（unrelatedlogicpacking）。賽靈思物理綜合與優(yōu)化中包含不同級(jí)別的優(yōu)化。第一級(jí)優(yōu)化是在ise6.1i軟件中引入的，從舉行規(guī)律變換開頭，其中包括扇出控制、規(guī)律復(fù)制、擁塞控制，以及改進(jìn)的延遲估量。這些例程使設(shè)計(jì)實(shí)現(xiàn)了更高效的打包和布

6、局，達(dá)到了更快的時(shí)鐘頻率和更高密度的規(guī)律利用率。下一級(jí)增強(qiáng)了規(guī)律與寄存器優(yōu)化；map可重新支配單元以改進(jìn)關(guān)鍵路徑延遲。這些變換為滿足設(shè)計(jì)時(shí)序要求提供了極大的靈便性。用法了大量不同技術(shù)（包括內(nèi)部引腳交換、基本單元切換，以及規(guī)律重組）將物理單元轉(zhuǎn)換成規(guī)律上等效的不同結(jié)構(gòu)，以滿足設(shè)計(jì)要求。ise8.1i軟件引入了另外一級(jí)物理綜合：組合規(guī)律優(yōu)化。該-logic_opt開關(guān)將開啟一個(gè)流程，對(duì)設(shè)計(jì)中的全部組合規(guī)律舉行檢查。給定布局和時(shí)序信息，您可以對(duì)優(yōu)化lut結(jié)構(gòu)做出更牢靠的決策，以改進(jìn)總體設(shè)計(jì)。物理綜合與優(yōu)化示例規(guī)律復(fù)制：假如一個(gè)lut或觸發(fā)器驅(qū)動(dòng)多個(gè)負(fù)載，而這些負(fù)載中有一個(gè)或多個(gè)負(fù)載的放置位置離驅(qū)動(dòng)源

7、的距離太遠(yuǎn)因而無法滿足時(shí)序要求時(shí)，可以復(fù)制該lut或觸發(fā)器并放置在逼近該組負(fù)載的地方，從而減小布線延遲（圖1）。規(guī)律重組：假如關(guān)鍵路徑跨越多個(gè)切片中的多個(gè)lut，可利用較少的切片對(duì)該規(guī)律舉行重新組織，采納時(shí)序上更高效的lut與多路轉(zhuǎn)換器組合來降低該路徑所需的布線資源（圖2）?；締卧袚Q：假如一個(gè)功能用法lut和多路轉(zhuǎn)換器構(gòu)成，物理綜合與優(yōu)化可對(duì)該功能舉行重新支配，將最快的路徑（普通通過多路轉(zhuǎn)換器挑選引腳）分配給最關(guān)鍵的信號(hào)（圖3）。引腳交換：lut的每個(gè)輸入引腳可能有不同的延遲，全部map擁有交換引腳（以及關(guān)聯(lián)的lut等式）的能力，以便將最關(guān)鍵的信號(hào)放置在最快的引腳上（圖4）。結(jié)論賽靈思工具集中的物理綜合與優(yōu)化功能將進(jìn)一步走向成熟并隨著每個(gè)軟件版本的發(fā)布舉行擴(kuò)展。陪同效果質(zhì)量的改進(jìn)，您可以期盼著對(duì)優(yōu)化類型的更多控制。其他方案中的強(qiáng)化措施還包括在再優(yōu)化階段考慮更多設(shè)計(jì)單元（例如允許將寄存器移入和移出i/o塊或塊ram和dsp塊等特地功能），以及將布線階段包含進(jìn)物理綜合