1、PLD與數(shù)字系統(tǒng)設(shè)計(jì)創(chuàng)新報(bào)告A組實(shí)驗(yàn)二：運(yùn)動(dòng)計(jì)時(shí)器1 實(shí)驗(yàn)要求 使用Xilinx公司的Spartan3S 400AN開發(fā)板上的相關(guān)模塊，利用ISE開發(fā)軟件完成數(shù)字密碼鎖的設(shè)計(jì)，要求實(shí)現(xiàn)如下功能： （1）在LED數(shù)碼管上顯示分鐘和秒，最長的計(jì)時(shí)時(shí)間為59：59。（2）自定義清零按鍵，按下該按鍵，在液晶顯示屏上顯示的時(shí)間為00：00。（3）自定義啟動(dòng)/暫停按鍵，按下該按鍵，則啟動(dòng)或暫停計(jì)時(shí)器計(jì)時(shí)。其功能與實(shí)際的計(jì)時(shí)器的開始/停止按鈕功能相同。2 實(shí)驗(yàn)原理實(shí)驗(yàn)開發(fā)板提供4個(gè)LED七段數(shù)碼管，可顯示數(shù)字，直接與FPGA相連。其控制方法為掃描式，如圖所示，若要控制左邊第一個(gè)七節(jié)燈管輸出“2”的

2、字型，可以先輸出“0010010”到CADP，然后輸出“0111”到A1A4即可。七段數(shù)碼管段排列如下圖：圖1 七段數(shù)碼管段排列七段數(shù)碼管從內(nèi)部接線上分共陽和共陰兩種：如圖2所示，左為共陰，右為共陽。在電路設(shè)計(jì)時(shí)應(yīng)根據(jù)情況決定采用共陽或共陰，開發(fā)板上采用的是共陰的，即：低電平亮。圖2 七段數(shù)碼管內(nèi)部接線類型其控制方法為掃描式，如圖3所示，若要控制左邊第一個(gè)七段數(shù)碼管輸出“2”的字型，可以先輸出“11011010”到CADP，然后輸出“0111”到A1至A4 即可。 A1 A2 A3 A4圖3 顯示數(shù)字“2”3 實(shí)驗(yàn)儀器1.XUP(FPGA:spartan3S400AN)實(shí)驗(yàn)開發(fā)板2.安裝ISE

3、軟件的電腦4 實(shí)驗(yàn)主要操作步驟4.1 實(shí)驗(yàn)設(shè)計(jì)思想實(shí)驗(yàn)采用分層次設(shè)計(jì)的方法，用硬件描述語言分別實(shí)現(xiàn)計(jì)數(shù)器計(jì)時(shí)和LED七段數(shù)碼管顯示功能模塊，具體方法如下：1. 通過ISE開發(fā)工具，新建3個(gè)模塊，分別為計(jì)數(shù)器計(jì)時(shí)模塊，LED七段數(shù)碼管顯示模塊和計(jì)時(shí)器暫停啟動(dòng)控制模塊。        2. 計(jì)數(shù)器計(jì)時(shí)模塊：每一個(gè)時(shí)鐘周期到來時(shí)判斷秒使能信號(hào)是否為1，即是否計(jì)數(shù)了1秒鐘的時(shí)間，若是則逐步判斷分鐘十位、分鐘個(gè)位、秒鐘十位和秒鐘個(gè)位計(jì)數(shù)器是否需要進(jìn)位和歸零，以及加1操作。3. LED七段數(shù)碼管顯示模塊：根據(jù)LED顯示模塊的原

4、理，先設(shè)計(jì)一個(gè)掃描計(jì)數(shù)器（實(shí)驗(yàn)中每1ms掃描一個(gè)數(shù)碼管）循環(huán)掃描四個(gè)數(shù)碼管，即同一時(shí)刻僅有一個(gè)數(shù)碼管亮，而1ms后，下一個(gè)數(shù)碼管亮，如此循環(huán)。由于人眼分辨率限制，使得觀看起來的效果是所有的數(shù)碼管一直在顯示。再設(shè)計(jì)一個(gè)十進(jìn)制數(shù)到數(shù)碼管顯示的譯碼器，將需要顯示的數(shù)字轉(zhuǎn)換成符合數(shù)碼器顯示規(guī)則的數(shù)字。4. 計(jì)時(shí)器暫停啟動(dòng)模塊：設(shè)置一個(gè)使能信號(hào)，使得使能信號(hào)為高時(shí)，計(jì)數(shù)器計(jì)時(shí)模塊工作，否則不工作，如此實(shí)現(xiàn)計(jì)時(shí)器的啟動(dòng)和暫停功能。4.2 創(chuàng)新思想1. 并沒有分頻出一個(gè)周期為1s占空比1:1的時(shí)鐘信號(hào)，而是以一個(gè)每1s產(chǎn)生一個(gè)高脈沖的秒使能信號(hào)去觸發(fā)計(jì)時(shí)器工作。這樣做很好地避免了分頻后的時(shí)鐘信號(hào)會(huì)產(chǎn)生毛刺，

5、而不正確的觸發(fā)計(jì)數(shù)。兩者的區(qū)別如下圖所示：圖4 占空比1：1的分頻時(shí)鐘信號(hào)圖5 秒使能信號(hào)2. 所有計(jì)數(shù)器都是在同一時(shí)鐘信號(hào)觸發(fā)下工作，而不是像傳統(tǒng)前級(jí)觸發(fā)后級(jí)的設(shè)計(jì)。傳統(tǒng)設(shè)計(jì)是，秒個(gè)位每計(jì)數(shù)到9就會(huì)向秒十位發(fā)送一個(gè)信號(hào)，觸發(fā)秒十位加1；秒十位計(jì)數(shù)到9再向分個(gè)位發(fā)送觸發(fā)信號(hào)。像這樣前級(jí)觸發(fā)后級(jí)的思想是一種門控時(shí)鐘的思想，容易產(chǎn)生不必要的競爭冒險(xiǎn)而導(dǎo)致計(jì)數(shù)錯(cuò)誤。本實(shí)驗(yàn)的思路是所有計(jì)數(shù)器在50MHz時(shí)鐘信號(hào)控制下，由高位向地位逐位判斷是否需要進(jìn)行進(jìn)位、歸零和加1操作，這樣既可避免競爭冒險(xiǎn)也使程序簡潔明了。4.2 程序源代碼module clock(clk,res,start,clockout);

6、input clk,res,start; output reg 11:0clockout; parameter T1s = 2500_0000-1; /one second(02500_0000-1) parameter T1m = 59; parameter T1h = 59; reg 7:0sec,min; reg 21:0counter; reg sec_en; always(posedge clk or negedge res) / second enable signal block if(!res) begin counter <= 22'd0; sec_en <

7、;= 0; end else if(counter = T1s) begin counter <= 22'd0; sec_en <= 1; end else begin counter <= counter+1; sec_en <= 0; end always(posedge clk or negedge res) /second and minute counter block begin if(!res) begin sec<=0; min<=0; end else if(sec_en && start) if(min7:4 =

8、4'h5 && min3:0=4'h9) min7:0<=0; else if(min3:0=4'h9) begin min7:4<=min7:4+1; min3:0<=0; end else if(sec7:4 = 4'h5 && sec3:0=4'h9) begin min3:0<=min3:0+1; sec7:0<=0; end else if(sec3:0=4'h9) begin sec7:4<=sec7:4+1; sec3:0<=0; end else sec3:

9、0<=sec3:0+1; end function6:0 led; /7led light block input 3:0 bcd;case(bcd) 4'h0:led=7'b0000001; 4'h1:led=7'b1001111; 4'h2:led=7'b0010010; 4'h3:led=7'b0000110; 4'h4:led=7'b1001100; 4'h5:led=7'b0100100; 4'h6:led=7'b0100000; 4'h7:led=7'

10、;b0001111; 4'h8:led=7'b0000000; 4'h9:led=7'b0000100; endcase endfunction reg sel_en; reg 21:0sel_counter; parameter T1ms = 25000-1; /1ms = (25000-1) always(posedge clk or negedge res) / sel_en enable signal block if(!res) begin sel_counter <= 22'd0; sel_en <= 0; end else if

11、(sel_counter = T1ms) begin sel_counter <= 0; sel_en <= 1; end else begin sel_counter <= sel_counter+1; sel_en <= 0; end reg 1:0sel; /select the next 7led every 1ms always(posedge clk or negedge res) if(!res) sel<=0; else if(sel_en) sel<=sel+1; always(posedge clk or negedge res) /sh

12、ow 7led block if(!res) clockout=0; else case(sel) 2'd0:clockout <= 4'b0111,led(min7:4),1'b1; 2'd1:clockout <= 4'b1011,led(min3:0),1'b1; 2'd2:clockout <= 4'b1101,led(sec7:4),1'b1; 2'd3:clockout <= 4'b1110,led(sec3:0),1'b1; endcase endmodule5 實(shí)驗(yàn)結(jié)果圖6 實(shí)驗(yàn)結(jié)果（1）圖7 實(shí)驗(yàn)結(jié)果（2）6 總結(jié)本學(xué)期PLD與數(shù)字系統(tǒng)設(shè)計(jì)課程的學(xué)習(xí)，我從中收獲了很多知識(shí)，從完全沒學(xué)接觸過PLD、FPGA,沒用過verilog描述硬件邏輯，到現(xiàn)在能自己編一個(gè)實(shí)驗(yàn)程序，雖然這個(gè)功能不算復(fù)雜，編寫的程序也很不完善，但這也讓我獲得了前所未有的成就感，同時(shí)為以后的深入學(xué)習(xí)打下了基礎(chǔ)?；仡欉@學(xué)期，從剛開始學(xué)習(xí)一些基本的芯片理論知識(shí)，到后來接觸實(shí)驗(yàn)，開始熟悉軟件ISE的使用，進(jìn)一步懂得了多層次的設(shè)計(jì)方法，掌握了基本的Verilog語言的設(shè)計(jì)方法。這次的運(yùn)動(dòng)計(jì)時(shí)器實(shí)驗(yàn)，從開始研究LED七段數(shù)碼管的工作原理到最后程序編譯