1、8. 2 FPGA對LED顯示器的控制LED數(shù)碼管的工作原理d 4LED數(shù)碼管用8段發(fā)光二極 管來顯示數(shù)字，每-段都是 一個發(fā)光二極管，如圖8.2.1 所示。一般把所冇段的相同端相連，連接到地（共陰 J極接法）或者是連接到電源（共陽極接法）O共陰LED數(shù)碼管的公共端連接到地，另一端分別接一個限流電 阻后再接到控制電路的信號端，當(dāng)信號端為髙電平時，該段即 被點亮，否則不亮。共陽極接法則相反，公共端連接到電源，另一端分別接一個限 流電阻后再接到控制電路的信號端，只有信號端為低電平時才 被點殼，否則不亮。在數(shù)字邏輯電路中，可用74LS48 （共陽） /74LS49 （共陰）譯碼驅(qū)動電路來控制 LED

2、顯示。在FPGA中，用硬件描述語言 設(shè)計一個譯碼驅(qū)動器，例如進行一個 74LS48的功能設(shè)計。由于FPGA和硬件描述語言的靈活性，可 以設(shè)計出能顯示更多內(nèi)容的譯碼驅(qū)動模 塊。FPGA實現(xiàn)LED靜態(tài)顯示控制運用碩件描述語言（如 VHDL）設(shè)討個顯示譯 碼驅(qū)動器，即將要顯示的 了符譯成8段碼。山于 FPGA有相當(dāng)多的引腳端資 源，如果顯示的位數(shù)N較 少，可以直接使川靜態(tài)顯 示方式，即將每一個數(shù)碼 管都分別連接到不同的8 個引腳線上，共需要8XN 冬引腳線控制，如左圖所 示。采用FPGA實現(xiàn)LEI）數(shù)碼管動態(tài)顯示控制N個LED數(shù)碼管以靜態(tài)方式顯示時，需用到8XN 條引腳線。在較為復(fù)雜的系統(tǒng)中，F(xiàn)PG

3、A的引腳 端資源是有限的。因此刈于多個LED數(shù)碼管顯示, 可以采用掃描方式來實現(xiàn)LED數(shù)碼管動態(tài)顯示。 實現(xiàn)方法是依次點亮各個LED數(shù)碼管，循環(huán)進行 顯示，即一個數(shù)碼管顯示之后另一個數(shù)碼管馬上 顯示，利用人眼的視覺暫留特性，可以到多個數(shù) 碼管同時顯示的效果。采用掃描方式來實現(xiàn)LED數(shù)碼管動態(tài)顯示，控制 好數(shù)碼管之間的延時是相當(dāng)重要。接下頁根據(jù)人眼視覺暫留原理，LED數(shù)碼管每秒的導(dǎo) 通16次以上，人眼就無法分辨LED數(shù)碼管短暫 的不亮，認為是一貢點亮的（英實LED數(shù)碼管 是以一定頻率在閃動的）。但是，延時（導(dǎo)通頻率）也不是越小越好，因 為LED數(shù)碼管達到定亮度需要定時間。如杲延時控制的不好則會出

4、現(xiàn)閃動，或者亮度 不夠。據(jù)經(jīng)驗，延時0.005秒叮以達到滿意的效 果。接下頁修改延時，亦能得到更多的顯示效果，如 加長延時，使得數(shù)碼管顯示一小段時間， 再點亮下一個，即可得到數(shù)碼管逐個顯示 的效果。另外，顯示的字符有變化時，可在延時到 達后送一個低電平（共陰極數(shù)碼管）讓 LED數(shù)碼管先短暫熄滅，再顯示下一個字 符，可使在視覺上字符的變化更清晰。 FPGA實現(xiàn)LED動態(tài)方式顯示的控制電路FPGA驅(qū)動LED靜態(tài)顯示程序iFPGA驅(qū)動LED靜態(tài)顯不程序(1)1rocess(seg) begin case seg is when "0000"=> when "000

5、1"=> when "0010"=> when "0011"=> when "0100"=> when “0101” => when "0110"=> when "0111"=> when "1000* => when ”1001” => when others => end case; end process;-2 -3 -4 -5 -6library IEEE;use IEEE.STD_LOGIC_1164.AL

6、L;use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_UNSIGNED.ALL;entity decoder isPort (segjn std_logic_vector(3 downto 0 ); "四位二進 制碼輸入q3:out std_logic_vector(6 downto 0); 一輸出LED七段碼 end decoder;architecture Behavioral of decoder isbeginq3<="0000001"-0 q3<="1001111"-l q3&

7、lt;="0010010" q3<="0000110" q3<=*1001100" q3<="0100100" q3<="0100000"q3<="0001111"-7q3<="0000000*'-8q3<="0000100*'-9 q3<="lllllll"end Behavioral;FPGA驅(qū)動LED動態(tài)顯示（4位）entity dynamic isPort ( elk,res

8、et: in std_logic;bus4 : out std_logic_vector(6 downto 0); end dynamic;architecture Behavioral of dynamic is signal sean_clk:std_logic_vector(l downto 0);dinl : in std_logic_vector(6 downto 0);譯碼后的數(shù)據(jù)信號 1 din2 : in std_logic_vector(6 downto 0); 一譯碼后的數(shù)據(jù)信號 2 din3 : in std_logic_vector(6 downto 0);"

9、譯碼后的數(shù)據(jù)信號3 din4 : in std_logic_vector(6 downto 0);"譯碼后的數(shù)據(jù)信號4 shift: out std_logic_vector(3 downto 0);位選信號數(shù)據(jù)信號-分頻進程p rocess(clk,scan_clk,reset) variable sean:std_logic_vector( 17 downto 0); beginif reset='l* then scan:="000000000000000000" scan_clk<="00"elsif elk'ev

10、ent and clk='l'then sean:=scan+l; end if;sean_cl k<=sean(17 downto 16);end process;p rocess(sca n_clkqiniqjn2qin3qin4)-掃描進程begincase scan_clk iswhen "00"= > bus4<=djnl;shift<="0001"when "01"= >bus4<=din2;shiftv=”001Cr；when "10"= >bus4<=djn3;shiftv=”0100”；wh