1、技術(shù)創(chuàng)新數(shù)采與監(jiān)測(cè)您的論文得到兩院院士關(guān)注基于PXI 總線的1GSPS 超高速雙通道數(shù)據(jù)采集卡Ultra-high Speed and Daul-Channel Data Acquisition Card with 1GSPS Based on PXI Bus(河北經(jīng)貿(mào)大學(xué)和志強(qiáng)張鵬云HE Zhi-qiang ZHANG Peng-yun摘要:介紹了一種以PXI 總線為接口,采用現(xiàn)場(chǎng)可編程門陣列(FPGA為邏輯控制單元的超高速雙通道數(shù)據(jù)采集卡的設(shè)計(jì)原理與實(shí)現(xiàn)。該采集卡由預(yù)處理電路、A/D 轉(zhuǎn)換器、同步動(dòng)態(tài)存儲(chǔ)器(SDRAM、集成于FPGA 芯片的PXI 接口控制器和SDRAM 控制器組成,完成

2、實(shí)時(shí)采樣率最高可達(dá)1000MHz/s 。該采集卡通過實(shí)際測(cè)試,其性能良好,工作穩(wěn)定,達(dá)到設(shè)計(jì)要求。關(guān)鍵詞:高速數(shù)據(jù)采集;虛擬儀器;PXI 總線;A/D 轉(zhuǎn)換器;FPGA 中圖分類號(hào):TP274+.2文獻(xiàn)標(biāo)識(shí)碼:BAbstract:This paper discusses the chief techniques and design principles of an ultra-high speed and daul-channel data acquisition card based on PXI bus,using FPGA as logic controller cell.The in

3、strument consists of pre-process circuit,A/D converter,on-board memories,control circuit integrated in FPGA.It can achieve allowing up to 1000MHz real-time sampling rate.The test result indi -cates that the system works normally and the system design is successful.Key words:High-speed data acquisiti

4、on;Virtual Instrumen;PXI Bus;A/D converter;FPGA文章編號(hào):1008-0570(201006-1-0093-021引言隨著科學(xué)技術(shù)的發(fā)展,各種數(shù)據(jù)采集系統(tǒng)得到了越來越廣泛的應(yīng)用,同時(shí)對(duì)它的各項(xiàng)技術(shù)指標(biāo)如采樣率、分辨率、線性度、精度、輸入范圍、控制方法以及抗干擾能力等提出了越來越高的要求,特別是精度和采樣率更是使用者和設(shè)計(jì)者所共同關(guān)注的重要問題。由此,高速及超高速數(shù)據(jù)采集系統(tǒng)應(yīng)運(yùn)而生并且得到了快速發(fā)展。1GSPS 超高速雙通道數(shù)據(jù)采集卡是一種基于PXI 總線的虛擬儀器,以某型號(hào)雷達(dá)智能診斷系統(tǒng)的研制做為背景開發(fā)的。該采集卡以1000MS/s 的采樣速率

5、完成實(shí)時(shí)數(shù)據(jù)采集,同時(shí)卡上帶有128MB 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM,能以100MHz/s 的速度實(shí)時(shí)記錄數(shù)據(jù)。它采用PXI 總線與計(jì)算機(jī)接口,通過軟件驅(qū)動(dòng)程序?qū)?shù)據(jù)以數(shù)據(jù)塊的方式讀入內(nèi)存,完成數(shù)據(jù)的處理和顯示等功能。采集卡具有數(shù)據(jù)吞吐能力強(qiáng)、實(shí)時(shí)性好、結(jié)構(gòu)緊湊、功耗低、可靠性高和功能強(qiáng)等特點(diǎn)。2采集卡總體結(jié)構(gòu)超高速雙通道數(shù)據(jù)采集卡的總體結(jié)構(gòu)組成如圖1所示,它由預(yù)處理電路、A/D 轉(zhuǎn)換電路、SDRAM 、高頻時(shí)鐘及時(shí)序產(chǎn)生電路和集成于FPGA 芯片的NiosIICPU 、PXI 接口控制器、SDRAM 控制器組成。輸入信號(hào)的幅值變化范圍可能很大,預(yù)處理電路的作用是對(duì)其進(jìn)行放大或衰減調(diào)理,使

6、之適應(yīng)A/D 轉(zhuǎn)換器的輸入需求。A/D 轉(zhuǎn)換電路負(fù)責(zé)將模擬量轉(zhuǎn)換成數(shù)字量,轉(zhuǎn)換后的數(shù)字量信號(hào)在SDRAM 控制器的控制下,被依次寫入SDRAM 。該采集卡的兩路信號(hào)共用一套A/D 轉(zhuǎn)換電路,所以在A/D 轉(zhuǎn)換電路前增加了高速雙路選擇器,通過快速切換完成兩路信號(hào)的數(shù)據(jù)采集。這里的PXI 接口控制器是將PXI 軟核(IPCore嵌入FPGA 芯片實(shí)現(xiàn)的,符合PXI 局部總線規(guī)范,可以實(shí)現(xiàn)完整的PXI 接口功能,實(shí)現(xiàn)基本的傳送要求。整個(gè)采集卡是在一高度穩(wěn)定的時(shí)鐘控制下,進(jìn)行有序的工作,這一時(shí)鐘由高頻時(shí)鐘發(fā)生器產(chǎn)生。圖1采集卡總體結(jié)構(gòu)Fig.1The overall structure of Acqu

7、isition Card3采集卡電路設(shè)計(jì)與實(shí)現(xiàn)圖2預(yù)處理電路結(jié)構(gòu)Fig.2Pre-process Circuit數(shù)據(jù)采集電路的核心是A/D 轉(zhuǎn)換器,而高速A/D 芯片允許的輸入信號(hào)范圍一般是固定的(如-0.5+0.5V,預(yù)處理電路由阻容衰減網(wǎng)絡(luò)、阻抗變換、主放大、偏置調(diào)節(jié)和驅(qū)動(dòng)放大等組成,如圖2所示,其作用就是將輸入信號(hào)衰減或放大到A/D 芯片允許的范圍。這里衰減網(wǎng)絡(luò)由FPGA 控制繼電器完成。同時(shí),增加輸入阻抗,來減少對(duì)信號(hào)的影響。主放大器選用寬頻帶運(yùn)算放大器AD8056,該芯片的主要特性是300MHz 帶寬(-3dB和志強(qiáng):教授基金項(xiàng)目:基金申請(qǐng)人:和志強(qiáng);項(xiàng)目名稱:多體交叉并行高速數(shù)據(jù)采

8、集理論與方法研究;基金頒發(fā)部門:河北省自然科學(xué)基金委員會(huì)(F2007000714;基金申請(qǐng)人:和志強(qiáng);項(xiàng)目名稱:網(wǎng)絡(luò)化智能型數(shù)字熒光存儲(chǔ)示波器;基金頒發(fā)部門:河北省科技廳(09213511D技術(shù)創(chuàng)新Bandwidth,G=+1。實(shí)際電路中的阻容匹配網(wǎng)絡(luò)也包含一片AD8056,主要用作跟隨器,起隔離作用。驅(qū)動(dòng)放大電路采用AD公司的AD8138,作為A/D變換器的輸入驅(qū)動(dòng)及信號(hào)電平變換。直流移位電平由DAC輸出,并由計(jì)算機(jī)程控調(diào)節(jié)。A/D轉(zhuǎn)換器完成電信號(hào)的模擬/數(shù)字轉(zhuǎn)換,為了達(dá)到1000MS/S的采樣率,這里用了最高采樣率為135MS/S的AD9054A芯片。它的精度為8bit,模擬輸入帶寬為2.

9、2GHz。AD9054A在設(shè)計(jì)上將諸多的外圍電路如采樣保持、基準(zhǔn)參考電壓電路等都集成到了芯片內(nèi)部,大大方便了用戶的使用。AD9054A的輸出全是基于PECL邏輯的,它提供了可選的三種工作模式。一片AD9054A內(nèi)部含兩路PECL輸出,每個(gè)通道輸V,輸出數(shù)據(jù)格式為二進(jìn)制補(bǔ)碼格式或偏移二進(jìn)制(offset格式。這里采用了八片采樣率為125MS/S的AD9054A芯片,構(gòu)成1000MS/S的采樣電路。并行A/D采樣示意圖如圖3所示。圖3并行A/D采樣示意圖數(shù)據(jù)采集卡采用八片AD9054A,共八路A/D轉(zhuǎn)換器,送給各路的采樣時(shí)鐘為125MHz且相位差45°,使得它們同時(shí)對(duì)同一輸入信號(hào)進(jìn)行數(shù)字

10、采樣,拼接起來即可達(dá)到1000MS/S的采樣率。本采集卡的關(guān)鍵技術(shù)之一就是高頻時(shí)鐘及時(shí)序產(chǎn)生電路設(shè)計(jì)。采樣電路時(shí)鐘(ENCODE信號(hào)為PECL電平。對(duì)于高速的時(shí)鐘電路,孔徑晃動(dòng)(jitter是選擇時(shí)鐘源的一個(gè)非常重要指標(biāo)。jitter是指時(shí)鐘沿本身不穩(wěn)定,在一定范圍內(nèi)晃動(dòng),時(shí)鐘沿的晃動(dòng)會(huì)帶來采樣點(diǎn)的不確定性,被采樣信號(hào)的頻率越高造成的誤差就越大。經(jīng)過調(diào)研,這里采用FPGA內(nèi)部鎖相環(huán)對(duì)輸入時(shí)鐘進(jìn)行倍頻,產(chǎn)生A/D采樣時(shí)鐘。設(shè)計(jì)中利用QuartusII庫(kù)中的altpll(Phase-Locked LoopMegafunction進(jìn)行設(shè)計(jì)。最終經(jīng)由管腳輸出等相位間距的A/D采樣時(shí)鐘。時(shí)序如圖4所示,

11、clk0clk7分別間距45°相角。圖4采樣時(shí)鐘時(shí)序圖Fig.4Sampling clock timing diagramSDRAM的特點(diǎn)是存儲(chǔ)容量大、速度快,被廣泛應(yīng)用于計(jì)算機(jī)內(nèi)存條上。SDRAM控制器的作用是以100MHz/s的速率將A/D芯片輸出的8路數(shù)據(jù)正確寫入模塊上的內(nèi)存條中,同時(shí)負(fù)責(zé)將其中已存好的數(shù)據(jù)正確讀出,送給PXI控制器,再送到計(jì)算機(jī)內(nèi)存。另外還負(fù)責(zé)SDRAM刷新。本采集卡設(shè)計(jì)的SDRAM控制器是在Altera公司的SDRAM Controller(IP核的基礎(chǔ)上結(jié)合本項(xiàng)目具體應(yīng)用修改而成的。其內(nèi)部結(jié)構(gòu)包括中心控制模塊、初始化模塊、刷新模塊、地址產(chǎn)生模塊和數(shù)據(jù)塊管理

12、5個(gè)模塊。中心控制模塊控制SDRAM的各種工作模式,其值可以通過接口配置。同時(shí)還負(fù)責(zé)對(duì)用戶的讀寫請(qǐng)求信號(hào)、初始化請(qǐng)求和刷新請(qǐng)求進(jìn)行仲裁。仲裁的結(jié)果產(chǎn)生SDRAM的各種操作指令字。地址產(chǎn)生模塊、數(shù)據(jù)塊管理模塊分別負(fù)責(zé)SDRAM的存儲(chǔ)單元尋址、數(shù)據(jù)塊的輸入輸出管理。實(shí)際電路中SDRAM控制器是在FPGA芯片上用Verilog-HDL編程實(shí)現(xiàn)的,用ModelSim仿真工具做了功能仿真。觸發(fā)電路是信號(hào)采集系統(tǒng)的重要功能電路,其基本功能是提供一個(gè)穩(wěn)定的觸發(fā)相位點(diǎn),用作水平掃描時(shí)基的時(shí)間參考零點(diǎn),使波形在顯示屏上穩(wěn)定顯示。本采集卡設(shè)計(jì)實(shí)現(xiàn)了一個(gè)周期和被測(cè)信號(hào)相關(guān)的觸發(fā)脈沖信號(hào),控制ADC數(shù)據(jù)采集。觸發(fā)電路

13、的核心部件是高速電平比較器,本采集卡中選用的是AD96685芯片。觸發(fā)電路如圖5所示。Trig Level信號(hào)是迭加了源信號(hào)低頻分量的比較電平,Ref是參考電位,Trig Source信號(hào)是被觸發(fā)的源信號(hào)。通過改變Trig Level信號(hào)的電平值,實(shí)現(xiàn)觸發(fā)電平的調(diào)節(jié)。通過AD96685比較整形后輸出一對(duì)ECL差分時(shí)鐘TrigP和TrigNP,再經(jīng)過電平轉(zhuǎn)換后送入FPGA內(nèi)觸發(fā)器。PXI(PCI eXtension for Instrumentation是PCI在儀器領(lǐng)域的擴(kuò)展,它將CompactPCI規(guī)范定義的PCI總線技術(shù)發(fā)展成適合于試驗(yàn)、測(cè)量和數(shù)據(jù)采集場(chǎng)合應(yīng)用的機(jī)械、電氣和軟件規(guī)范,從而形

14、成了新的虛擬儀器體系結(jié)構(gòu)。為了開發(fā)自主化的PXI接口以節(jié)省資源、增強(qiáng)系統(tǒng)的靈活性,本采集卡采用了SOPC技術(shù),完全利用FPGA來實(shí)現(xiàn)PXI接口的設(shè)計(jì)方案,并根據(jù)需要進(jìn)行功能接口的最優(yōu)化設(shè)計(jì),將用戶功能邏輯和PXI接口邏輯集成到同一芯片內(nèi),充分節(jié)省了系統(tǒng)的邏輯資源。采集卡選擇的FPGA為Altera公司的EP3C16Q240C8N芯片,他擁有15408個(gè)邏輯單元、504Kb的內(nèi)嵌RAM、4個(gè)內(nèi)部PLL和56個(gè)乘法器。該芯片的I/O支持大量不同的單端接口以及差分?jǐn)?shù)據(jù)接口,并為用戶提供了160個(gè)I/O口,在資源上完全能夠滿足PXI總線操作的要求。圖5觸發(fā)通道Fig.5Trigger circuit4

15、結(jié)束語(yǔ)本文主要介紹了一種基于PXI總線的1GSPS超高速雙通道數(shù)據(jù)采集卡系統(tǒng),該采集卡已成功用于某型號(hào)雷達(dá)智能診斷系統(tǒng)。實(shí)際測(cè)試結(jié)果表明,系統(tǒng)工作正常,各項(xiàng)指標(biāo)與預(yù)期值相符。本采集卡采用了FPGA芯片和SOPC技術(shù),大大簡(jiǎn)化了電路的設(shè)計(jì)和降低了成本,(下轉(zhuǎn)第100頁(yè)技術(shù)創(chuàng)新儲(chǔ)、查詢和打印等多種功能,特別是實(shí)現(xiàn)了數(shù)據(jù)的動(dòng)態(tài)存儲(chǔ)與動(dòng)態(tài)查詢。在LabVIEW中,少量的數(shù)據(jù)可以通過讀寫文件來實(shí)現(xiàn)。但是大量數(shù)據(jù)或數(shù)據(jù)之間存在復(fù)雜關(guān)系時(shí),就需要通過讀寫數(shù)據(jù)庫(kù)來實(shí)現(xiàn)了。LabVIEW提供了豐富的外部程序接口。可以在LabVIEW中通過ADO(ActiveX Data Object控件來連接數(shù)據(jù)庫(kù),這是一個(gè)比

16、較方便的方法,Windows操作系統(tǒng)已經(jīng)包含了ADO組件,而且ADO與ODBC(Open Database Connectivity,開放數(shù)據(jù)互聯(lián)連接能訪問任何支持ODBC的數(shù)據(jù)庫(kù)。由于有人已經(jīng)編寫了基于ADO技術(shù)的LabVIEW數(shù)據(jù)庫(kù)訪問包LabSQL。通過LabSQL可以直接在LabVIEW中以調(diào)用子VI的方式實(shí)現(xiàn)對(duì)數(shù)據(jù)庫(kù)的訪問。在LabSQL中最常用的一個(gè)VI是SQL Execute.vi,它是將底層的一些VI封裝起來提供了一個(gè)簡(jiǎn)單的接口,通過SQL(Structured Query Language,結(jié)構(gòu)化查詢語(yǔ)言可以執(zhí)行任何數(shù)據(jù)庫(kù)的操作。本系統(tǒng)中數(shù)據(jù)庫(kù)的讀寫與查詢就是用這種方式實(shí)現(xiàn)的

17、。在實(shí)現(xiàn)上述功能的基礎(chǔ)上,把LabVIEW設(shè)置成Local WebSever,就可以實(shí)現(xiàn)系統(tǒng)的遠(yuǎn)程登陸與控制。圖5上位機(jī)工作流程LabVIEW是一種自動(dòng)多線程語(yǔ)言,它會(huì)根據(jù)用戶編寫的程序決定線程的數(shù)目。所有的線程都是并行處理的。多線程可以提高CPU的利用率、更高的系統(tǒng)可靠性和在多核處理器計(jì)算機(jī)上能夠極大的提高性能,不恰當(dāng)?shù)倪\(yùn)用多線程反而會(huì)帶來相反的后果。一個(gè)優(yōu)秀的程序不僅要很好的滿足用戶的需要,還要在充分理解“多線程”的基礎(chǔ)上實(shí)現(xiàn)優(yōu)秀的程序結(jié)構(gòu)設(shè)計(jì)、較少的資源消耗、較高的穩(wěn)定性和實(shí)時(shí)性。本系統(tǒng)中的LabVIEW程序,采用事件結(jié)構(gòu)模型優(yōu)化后,系統(tǒng)的穩(wěn)定性提高且資源占用率下降很多。4結(jié)論本文研究的

18、基于ZigBee網(wǎng)絡(luò)的數(shù)據(jù)采集系統(tǒng)可以根據(jù)實(shí)際需求和外部環(huán)境自行組建網(wǎng)絡(luò),在LabVIEW上開發(fā)的無(wú)線數(shù)據(jù)采集網(wǎng)絡(luò)控制系統(tǒng)實(shí)現(xiàn)了傳感器和測(cè)量設(shè)備數(shù)據(jù)的統(tǒng)一管理。該系統(tǒng)具有數(shù)據(jù)傳輸可靠、操作簡(jiǎn)單、界面友好,并能根據(jù)要求對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行實(shí)時(shí)顯示、分析、處理、保存和查詢等,為各種監(jiān)測(cè)系統(tǒng)的自動(dòng)化和網(wǎng)絡(luò)化開辟了新的途徑。本文作者創(chuàng)新點(diǎn):本文研究了基于ZigBee網(wǎng)絡(luò)的數(shù)據(jù)采集系統(tǒng)的解決方案。實(shí)驗(yàn)證明,該方案可以進(jìn)一步推廣到工業(yè)控制現(xiàn)場(chǎng)和環(huán)境監(jiān)測(cè)現(xiàn)場(chǎng)中的數(shù)據(jù)采集以及信號(hào)分析。參考文獻(xiàn)1ZigBee Alliance,IEEE802.15.4S.2ZigBee Alliance,ZigBee specifi

19、cation V1.0S.3Gang Ding,Sahinoglu Z,Bhargava B,et al.Reliable broadcast inZigBee networksC.Proceedings of2ndAnnual IEEE Communica-tion Society Conference on Sensor and Ad Hoc Communicationsand Networks,2005:510-520.4張維勇,馮琳.ZigBee家庭組網(wǎng)技術(shù)的研究J.合肥工業(yè)大學(xué)學(xué)報(bào)(自然科學(xué)版,2005,28(7:55-59.5陳錫輝,張銀鴻.LabVIEW8.20程序設(shè)計(jì)從入門到精

20、通M.北京:清華大學(xué)出版社,2007:309.J.微計(jì)算機(jī)信息,2009,5-1:27-32。作者簡(jiǎn)介:張緒偉,男,1983年6月,山東聊城人,現(xiàn)為山東建筑大學(xué)控制理論與控制工程在讀碩士研究生;主要從事計(jì)算機(jī)控制與智能控制、無(wú)線傳感器網(wǎng)絡(luò)及智能家居等方向的研究;段培永,男,1968年5月,山東滕州人,山東建筑大學(xué)信息與電氣工程學(xué)院教授、博士生導(dǎo)師;主要研究方向?yàn)?智能控制理論與技術(shù)、建筑與園區(qū)智能化系統(tǒng)、網(wǎng)絡(luò)化控制理論與應(yīng)用。Biography:ZHANG Xu-wei(1983.06-,male,Han nationality,Liaocheng City Shandong Province

21、,Shandong Jianzhu University,School of Electrical Engineering and Automation,master,Re-search area:Computer Control and Intelligent Control,Wirelesssensor network and Intelligent Home.(250101山東濟(jì)南山東建筑大學(xué)信息與電氣工程學(xué)院張緒偉段培永竇甜華郭東東(School of Electrical Engineering and Automation,ShandongJianzhu University,Jinan250101,ChinaZHANG Xu-wei