1、作者:日期:VHDL與數(shù)字系統(tǒng)計實驗報告班級 電信103姓名 沈金凱學(xué)號 110023089王新華 編寫信息與電子工程學(xué)院2011年10月實驗一簡單邏輯電路設(shè)計與仿真一、實驗?zāi)康?、學(xué)習(xí)并掌握MAX+PLUS n CPLD開發(fā)系統(tǒng)的基本操作。2、 學(xué)習(xí)在MAX+PLUS n下設(shè)計簡單邏輯電路與功能仿真方法.二、實驗儀器設(shè)備1、PC機一臺.2、MAX+PLUS n CPLD軟件開發(fā)系統(tǒng)一套。三、實驗內(nèi)容1、 用D觸發(fā)器設(shè)計一個4進制加法計數(shù)器并進行功能仿真(1) 設(shè)計1個時鐘脈沖輸入端CLK;(2) 設(shè)置2個計數(shù)狀態(tài)輸出端 Q1、Q0;(3 )按二進制加法規(guī)律計數(shù)；(4)進行電路功能仿真與驗證。

2、2、設(shè)計一個2 4線譯碼器并進行靜態(tài)功能仿真。(1) 2個輸入端，A0和A1 ;(2) 4個輸出端，Y0至Y3;(3) 電路功能真值表如表1-1示，輸出為高電平有效：(4) 進行電路功能靜態(tài)測試與驗證。表1-124譯碼器真值表A1A0Y0Y1Y2Y3001000010100100010110001四、實驗操作步驟(一)4進制加法計數(shù)器設(shè)計與仿真1、開機，進入 MAX+PLUS n CPLD開發(fā)系統(tǒng)。2、 在工具條中選擇新建文件 ，彈出NEW界面，在該界面中選擇 Text Edit File項，然后點擊 0K, 進入文本編輯狀態(tài)。 然后點擊工具條中的保存按鈕，在彈出的Save As界面中選擇后綴

3、.VHD,并為 當(dāng)前的實驗選擇恰當(dāng)?shù)穆窂讲?chuàng)建項目名稱。3、編輯輸入相應(yīng)的程序代碼。4、在 File 菜單中選 Project 項，選擇其中的 Set Project to Current File ，將項目設(shè)置為當(dāng)前文件 .然 后保存當(dāng)前文件。5、選擇器件 .點擊 Assign 菜單的 Device 項，在彈出的 Device 界面中選擇 ACEX1K 系列的 EP1K100QC208-3. 注意界面中的 Show Only Fastest Speed Grades 不要選中，否則顯示不出該器件。6、點擊 MAX+PlusII 菜單下的 Compiler 進行編譯，然后點擊 START 按鈕

4、開始編譯。對編譯的結(jié) 果進行觀察， 如果出現(xiàn)錯誤或告警， 檢查輸入的源代碼排除語法錯誤并重新編譯,重復(fù)此過程直到編譯通過。7、點擊 MAX+PLUS n菜單下的 Waveform Editor子菜單出現(xiàn) Waveform Editor窗口。點擊鼠標(biāo) 右鍵 ,選擇 Enter Nodes From SNF 子菜單，在 Enter Nodes From SNF 對話框中點擊 List 按鈕、“=>” 按鈕和 Ok 按鈕 ,填入電路節(jié)點名稱。8、 在時鐘輸入端 CLK處設(shè)置好方波脈沖，點擊MAX+PLUS n菜單下的Simulaotr子菜單，進行波 形仿真以驗證電路的邏輯功能。9、 點擊MAX

5、+PLUS n菜單下的Timing Analyzer子菜單，進行信號延遲時間分析，估算工作速度。10、 本次實驗暫不進行芯片下載操作.（二）、設(shè)計一個 24 線譯碼器并進行靜態(tài)功能仿真。 完成該譯碼器的源代碼，并進行仿真調(diào)試。操作步驟同上。五、實驗報告1、寫出第一個實驗的源代碼并畫出仿真波形圖。2、寫出第二個實驗的源代碼并畫出仿真波形圖。2、討論用 VHDL 語言進行邏輯電路設(shè)計的特點 ，并與高級語言的調(diào)試過程作比較。LIBRARY ieee ;USE ieee。std_logic_1164。all;ENTITY cou nter ISPORT(clk : IN STD_LOGIC ;Q1:O

6、UT INTEGER RANGE 0 TO 3)END cou nter;ARCHITECTURE cou nter OF cou nter ISBEGINcount: PROCESS (clk)VARIABLE Q2 : INTEGER RANGE 0 TO 4 ;BEGINIF (clk'EVENT AND clk= ' 1' )THENQ2:=Q2+1 ;IF ( Q2=4)THEN Q2:=0 ;END IF;END IF ;Q1 =Q2;END PROCESS count ;END cou nter;library ieee;use ieee.std_logi

7、c_1164。all;en tity decoder is port ( ena： in std_logic ;A :in stdogic_VECTOR (1 downto 0)Y : out std_logic_vector (3 downto 0 )end decoder； architecture decoder of decoder is beginprocess (ena, A)variable temp1 : std_logic_vector (y' high downto 0 ; variable temp2: integer range 0 to y' high

8、 ;begintempi := (others= > ' 1');temp2 := 0;if (ena='1') thenfor i in A'RANGE LOOPif (A(i ) =' 1' )thentemp2:=2 * temp2+1 ;elsetemp2: =2*temp2;end if;end loop;tempi (temp2): ='0'end if;y<=temp1 ;end process;end decoder ；實驗二 計數(shù)器和分頻器的設(shè)計及仿真一、實驗?zāi)康?學(xué)習(xí)VHDL語言的行為描述語

9、句。2、學(xué)習(xí)計數(shù)器和分頻器電路的設(shè)計算法。3、學(xué)習(xí)掌握波形的仿真過程 .二、實驗儀器1 、PC機一臺2 、MAX+PLUS CPLD開發(fā)系統(tǒng)一套3、KHF-4型CPLD實驗/開發(fā)系統(tǒng)一套4、CPLDDN 3 型下載軟件一套三、實驗內(nèi)容與步驟1、設(shè)計一個分頻器 分頻器與計數(shù)器類似，它也是對時鐘脈沖進行計數(shù)，但它的輸出不是對信號的計數(shù)值， 而是頻率與時鐘信號成固定比例關(guān)系的脈沖信號.一般希望分頻輸出信號的占空比為50，若不要求，則可直接利用計數(shù)器作為分頻器使用。設(shè)計一個占空比為 50% 的 60 分頻器。該分頻器有一個時鐘輸入端clk ；一個清零端clr（clr 低有效 ） ；一個一位數(shù)據(jù)輸出端q

10、。（ 1） VHDL 語言輸入。（2）編譯。（3）進行波形仿真 ,驗證電路的邏輯功能 .2設(shè)計一個計數(shù)器 計數(shù)器是數(shù)字系統(tǒng)中用得最多的邏輯器件。它不僅能記錄輸入時鐘脈沖的個數(shù)，還可以實現(xiàn)分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列等。計數(shù)器的種類很多。按時鐘脈沖輸入方 式的不同，可分為同步計數(shù)器和異步計數(shù)器；按進位體制的不同,可分為二進制計數(shù)器和非二進制計數(shù)器；按計數(shù)過程中數(shù)字增減趨勢的不同，可分為加計數(shù)器、減計數(shù)器和可逆計 數(shù)器。在此設(shè)計一個模 60 的 異步清零、同步二進制的可逆計數(shù)器。（1） VHDL 語言輸入（參考程序另外提供）。（ 2 ）指定器件并編譯。(3 )分配管腳后編譯，生成下載文件。(

11、4 )進行下載，并觀察實驗結(jié)果。四、實驗報告1寫出實驗一的代碼，畫出仿真波形。2、寫出實驗二的代碼。3、在實驗二程序中進程 P1的功能是什么？輸入端口 direction的功能是什么?4、 實驗二程序中計數(shù)的基本時間單位是多少？多長時間計滿一次？5、實驗二中如果要將計數(shù)的基本時間增加一倍，程序如何修改？寫出其中的關(guān)鍵語句。library ieee;use ieee.std_logic_1164。all;en tity freq_divider isport (clk， clr: in std_logic ；Q: buffer std_logic) end freq_divider ；archi

12、tecture example of freq_divider is sig nal coun t: in teger range 0 to 61;beginprocess ( clr，clk)beginif ( clr= ' )1' thenq = 'O'；coun t<= 0;elsif (clk ' eve nt and clk=the n count = count+1 ;if (count=59 )thenQ = n ot Q ;count<= 0; end if ;end if;end process;end example;實驗

13、三 譯碼器電路的設(shè)計與仿真一、實驗?zāi)康?、學(xué)習(xí) CASE 分之語句及選擇信號賦值語句。2、掌握使用KHF 4型CPLD實驗/開發(fā)系統(tǒng)的數(shù)碼管顯示。二、實驗儀器設(shè)備1、PC 機一臺2、MAX+PLUS II CPLD 開發(fā)系統(tǒng)一套3、KHF 4型CPLD實驗/開發(fā)系統(tǒng)一套三、實驗內(nèi)容及步驟1、用文本輸入法設(shè)計譯碼器(1) 在文本框中輸入 VHDL 語言設(shè)計的程序(參考程序另外提供) 。(2) 選 擇 器 件 并 編 譯 。 點 擊 Assign 菜 單 的 Device 項 ， 選 擇 ACEX1K 系 列 的 EP1K100QC208-3 。(3) 點擊 floorplan editor 按鈕

14、進行管腳分配 ,注意將輸出分配到 SEG1 數(shù)碼管對應(yīng)的引腳。(4) 對電路進行編譯后 ,啟動 CPLDDN-3 下載軟件進行下載。(5) 設(shè)置不同的輸入值，觀察數(shù)碼管的顯示值是否為預(yù)期的結(jié)果.2、設(shè)計動態(tài)掃描及靜態(tài)顯示電路在實驗中經(jīng)常需要將測量或運算結(jié)果用十進制數(shù)碼顯示出來。七段顯示譯碼器用于對 一個四位二進制數(shù)( 8421BCD 碼)進行譯碼 ,在七段 LED 顯示器上顯示出相應(yīng)的十進制數(shù)。 實驗箱上配置的10個數(shù)碼管(SEG1 SEG10)，采用共陰極 8段LED顯示。其中 SEG1 SEG2 采用靜態(tài)顯示方式 ,SEG3 SEG10 采用動態(tài)掃描顯示方式。 本次實驗顯示一位 靜態(tài)碼及

15、8 位動態(tài)顯示碼。( 1 ) 在文本框中輸入 VHDL 語言設(shè)計的程序(參考程序單獨提供) 。(2) 按照先前操作步驟下載程序，觀察運行結(jié)果。四、實驗報告1、寫出實驗一的代碼 .2、寫出實驗二的代碼。3、 說明何為靜態(tài)，何為動態(tài)顯示?。4、 在動態(tài)掃描顯示時如果要反轉(zhuǎn)掃描的順序,如何修改程序 ?寫出其中修改后的部分。實驗四 交通管理器的設(shè)計實驗?zāi)康?學(xué)習(xí)VHDL語言狀態(tài)機的設(shè)計方法。2、掌握綜合性電路的設(shè)計方法。實驗儀器1、PC 機厶2、MAX+PLUSII CPLD 開發(fā)系統(tǒng)一套3、KHF 4型CPLD實驗/開發(fā)系統(tǒng)一套設(shè)計一個交通燈控制電路，其技術(shù)要求如下:1、A方向的道路綠燈亮，B方向道路紅燈亮。2、經(jīng)過一段時間后 A方向的黃燈亮較短的時間。3、A方向黃燈熄滅后紅燈亮，而同時B方向的綠燈亮，紅燈熄滅。4、B方向的綠燈亮一段時間后熄滅，冋時黃燈亮。5