1、FPGA流水線概括之前一篇博文（流水線加法器設(shè)計（Verilog）介紹了2級流水線4位全加器，本來目的是和之前不運用流水線的加法器延時進行比較，不過結(jié)果程序?qū)懙貌惶?，也被codeman 大俠指出了錯誤的地方，于是嘗試一下從新改寫，于是有了這篇博文。流水線設(shè)計是用于提高所設(shè)計系統(tǒng)運行速度的一種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運行在盡可能高的頻率上，但如果某些復(fù)雜邏輯功能的完成需要較長的延時，就會使系統(tǒng)很難運行在高的頻率上，在這種情況下，可使用流水線技術(shù)，即在長延時的邏輯功能快中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減少每個部分的處理延時，從而使系統(tǒng)的運行頻率得以提高。流水線設(shè)計的

2、代價是增加了寄存器邏輯，即增加了芯片資源的耗用。流水線操作概念示意圖流水線設(shè)計的概念: 所謂流水線設(shè)計實際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個級，在每一級插入寄存器組暫存中間數(shù)據(jù)。K級的流水線就是從組合邏輯的輸入到輸出恰好有K個寄存器組（分為K級，每一級都有一個寄存器組）上一級的輸出是下一級的輸入而又無反饋的電路。 組合邏輯設(shè)計轉(zhuǎn)化為流水線設(shè)計上圖表示如何將把組合邏輯設(shè)計轉(zhuǎn)換為相同組合邏輯功能的流水線設(shè)計。組合邏輯設(shè)計：這個組合邏輯包括兩級。· 第一級的延遲是T1和T3兩個延遲中的最大值； · 第二級的延遲等于T2的延遲。為了通過這個組合邏輯得到穩(wěn)定的計算結(jié)果輸

3、出，需要等待的傳播延遲為：max(T1,T3)+T2流水線：在從輸入到輸出的每一級插入寄存器后，流水線設(shè)計的第一級寄存器所具有的總的延遲為T1與T3時延中的最大值加上寄存器的 Tco（觸發(fā)時間）。同樣，第二級寄存器延遲為T2的時延加上Tco。采用流水線設(shè)計為取得穩(wěn)定的輸出總體計算周期為：max(max(T1,T3)+Tco,(T2+Tco)流水線設(shè)計需要兩個時鐘周期來獲取第一個計算結(jié)果，而只需要一個時鐘周期來獲取隨后的計算結(jié)果。開始時用來獲取第一個計算結(jié)果的兩個時鐘周期被稱為采用流水線設(shè)計的首次延遲（latency)。但對于CPLD來說，器件的延遲如T1、T2和T3相對于觸發(fā)器的Tco要長得多

4、，并且寄存器的建立時間Tsu也要比器件的延遲快得多。因此流水線設(shè)計獲得比同功能的組合邏輯設(shè)計更高的性能。采用流水線設(shè)計的優(yōu)勢在于它能提高吞吐量（throughput)。· 首次延遲（latency）（從輸入到輸出）最長的路徑進行初始化所需要的時間總量； · 吞吐延遲執(zhí)行一次重復(fù)性操作所需要的時間總量。假設(shè)T1、T2和T3具有同樣的傳遞延遲Tpd。組合邏輯設(shè)計：· 首次延遲為2*Tpd · 吞吐延遲為2*Tpd流水線設(shè)計：· 首次延遲為2*（Tpd+Tco) · 吞吐延遲為Tpd+Tco如果CPLD硬件能提供快速的Tco，則流水線設(shè)計相

5、對于同樣功能的組合邏輯設(shè)計能提供更大的吞吐量。如Xilinx的XC9572-7的Tpd為7.5ns，Tco為4.5ns。點擊看原圖點擊看原圖點擊看原圖上圖是上述4級流水線加法器的框圖，從該圖可以看出，上面的加法器采用5級緩存、4級加法，每一個加法器實現(xiàn)8位數(shù)據(jù)和一個進位的相加，整個加法器只受8位全加器的工作速度的限制。點擊看原圖例化后可以看到4個8位全加器和緩存。頂層測試程序：布線布局后仿真（選擇XC3S500E）點擊看原圖4個時鐘周期后獲得計算結(jié)果。延時大概為5ns。注意：要注意在加法的過程中的位寬問題 cout,sum<=9'b0+thirda7:0+thirdb7:0+thirdco,thirdsum;等式左邊33位：cout (1bit )+sum(32bit)等式右邊32位：thirda/thirdb（8bit）+thirdsum(24bit)如果沒有加上9b0的話，cout會被綜合掉，一直接地。參考資料：1）Verilog數(shù)字系統(tǒng)設(shè)計教程，夏宇聞，北京航空航